hnu 数字电路 实验4.4 RAM

4.用LPM_RAM_IO 定制一个 2568 的 RAM,实现对 RAM 的读写操作。
① 理解要求,需要用LPM_RAM_IO 定制一个 256
8 的 RAM,实现对 RAM 的读写操作。
② 打开QuartusII,新建工程,【File】->【New】->【Memory Initialization
File】,建立一个名为RAM.mif的初始化文件,并输入初始化值。
在这里插入图片描述
③ 在【Symbol】元件库的【megafunctions】|【storage】中选择LPM_RAM_IO,通过各种部件的连接完成RAM的实现,如下图:
在这里插入图片描述
④ 编译与调试。确保顶层实现的命名和工程名一致。编译成功。
在这里插入图片描述
⑤ 查看RTL视图。
在这里插入图片描述
⑥ 结果分析及结论。
该RTL图较为抽象,实现的正误我们可通过后续的波形图仿真来判断。
⑦ 功能仿真的波形及验证。
a.新建波形文件。
b.生成网表。
在这里插入图片描述
c.进行功能仿真。
在这里插入图片描述
波形图如下图:
在这里插入图片描述
d.结果分析及结论
30.0ns时,时钟信号处于上升沿,DL=1,XL=0,进行读取操作,RAM从目的地址[0]处读取数据,从输出口输出,DATAOUT=[0]=0,仿真无误;
90.0ns时,时钟信号处于上升沿,DL=1,XL=0,进行读取操作,RAM从目的地址[1]处读取数据,从输出口输出,DATAOUT=[1]=1,仿真无误;
150.0ns时,时钟信号处于上升沿,DL=0,XL=1,进行写入操作,RAM从将输入DATAIN写入目的地址[1]处,[1]=10,此时输出DATAOUT=[1]=10,仿真无误;
210.0ns时,时钟信号处于上升沿,DL=1,XL=0,进行读取操作,RAM从目的地址[1]处读取数据,从输出口输出,DATAOUT=[1]=10,仿真无误;
其余时间,当DL=XL=0时,输出DATAOUT=Z为高阻,仿真无误。
⑨ 实现时序仿真。
a.仿真成功。
在这里插入图片描述
b.时序仿真波形图如下:
在这里插入图片描述
c.结果分析及结论
30.0ns时,时钟信号处于上升沿,DL=1,XL=0,进行读取操作,RAM从目的地址[0]处读取数据,从输出口输出,DATAOUT=[0]=0,因为存在延时,一段时间后输出才改变,仿真无误;
90.0ns时,时钟信号处于上升沿,DL=1,XL=0,进行读取操作,RAM从目的地址[1]处读取数据,从输出口输出,DATAOUT=[1]=1,因为存在延时,一段时间后输出才改变,仿真无误;
150.0ns时,时钟信号处于上升沿,DL=0,XL=1,进行写入操作,RAM从将输入DATAIN写入目的地址[1]处,[1]=10,此时输出DATAOUT=[1]=10,因为存在延时,一段时间后输出才改变,仿真无误;
210.0ns时,时钟信号处于上升沿,DL=1,XL=0,进行读取操作,RAM从目的地址[1]处读取数据,从输出口输出,DATAOUT=[1]=10,因为存在延时,一段时间后输出才改变,仿真无误;
其余时间,当DL=XL=0时,输出DATAOUT=Z为高阻,仿真无误。

d.编译【classic timing analysis】-在compilation report中选择【timing analysis】-【tpd】(引脚到引脚的延时)
在这里插入图片描述
从XL到DATAOUT4耗时最长,为9.834ns,从DL到DATDOUT3耗时最短,为7.909ns,可结果由耗时最长的那个决定,故整体耗时为9.834ns。

五、实验结论
1、思考题
① 时钟周期的上升沿实现对RAM的读写操作,为何PC,SM以及寄存器的操作是下降沿完成?
答 :指令有周期,分为取址周期(IF)和执行周期(EX)。在下降沿没有到来之前,所有状态单元的数据都在写端口无法被读取,只有在下降沿到来,状态单元才开始接纳这些数据。
当执行取数指令,在高电平时间,从指令存储器取值,译码,ALU负责PC的自增;从寄存器中读出寄存器的值;ALU将输入输出的寄存器的值与指令中地址相加;ALU的结果作为数据存储器的地址,由数据存储器读出相应数据,送往寄存器XL数据端口。当下降沿来临,PC和寄存器的写入端口打开,新增的数据通路上的数据写入。上升沿来临,写入端口关闭。
时钟沿对这些操作进行区分,减少了总线里数据的冲突。

② 总结 VHDL 语言描述时序部件的方法和常用语句。
答:
1)方法:
二进程方式:组合电路和触发器;
三进程方式:下一状态和组合电路和输出逻辑。
2)常用语句:
clk’event and clk='0’代表时钟的下降沿
clk’event and clk='1’代表时钟的上升沿
if else语句
Process语句

2、实验总结与实验心得
答:
实验总结:本次实验学会了时序部件的VHDL实现方法,进一步了解了模型机的组成原理,除此之外,第四个实验让我学会了在【Symbol】元件库的【megafunctions】->【storage】中选择使用LPM_RAM_IO,让我学会了除了编程之外实现时序电路的另一种方法。

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