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RSS订阅原创 2021-07-01
一、实验题目：教材书P158 图5.50 1.实验目的： 4位移位寄存器的另一种代码。 2.实验内容： 4位移位寄存器的另一种代码。 3.实验代码： module shift4(R,L,w,Clock,Q); input [3:0]R; input L,w,Clock; output reg [3:0]Q; always @(posedge Clock) if(L) Q<=R; else begin Q[0]<=Q[1]; Q[1]<=Q[2]; Q[2]<=Q[3]; Q[3]&l
2021-07-01 21:56:45
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原创 2021-07-01
期末抽题实验： 1.打开我的电脑在建立新文件夹 2.打开quartus II进行操作输入代码等 3.modeldsim进行仿真 4.得出实验结果，如图下：
2021-07-01 19:50:41
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原创 2021-07-01
The research of this project is to master the design method of hierarchical modeling, to be able to use the learned knowledge to write circuits with certain functions, to skillfully use various development software to complete the design simulation and har
2021-07-01 19:11:46
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原创 2021-07-01
P158 图5.11一个n位移位寄存器 Verilog Modelsim仿真 1.<1>测试代码：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodule <2>测定代码编写：modul...
2021-07-01 18:41:03
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原创 2021-05-07
Verilog Modelsim仿真 1.<1>测试代码：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodule <2>测定代码编写：module fulladd(sum,c_out,a,b,c_in);o
2021-05-07 23:35:47
65
原创 2021-05-07
2—1实验 1.实验目的： 进行4位加法器的门级建模。 2.实验步骤 打开Quartus ii 新建文件夹 打开File>NEW PNPT UIZARD>NEXT输入代码 然后运行， 用quartus II 进行编译代码并生成测试文件，改写测试文件，调用modelsim进行仿真 3.原理结构图和代码: 编写代码：module fulladd(S,Cout,Cin,A,B); output S,Cout; input Cin,A,B; wire and1,and2,and3,and4; xor
2021-05-07 23:20:14
53
原创 计算机作业练习
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2021-03-24 19:01:13
94
空空如也
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