<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[zyp626的博客]]></title><description><![CDATA[]]></description><link>https://blog.csdn.net/zyp626</link><language>zh-cn</language><generator>https://blog.csdn.net/</generator><copyright><![CDATA[Copyright &copy; zyp626]]></copyright><item><title><![CDATA[零基础轻松入门时序约束命令二：Create Generated Clock]]></title><link>https://blog.csdn.net/zyp626/article/details/161144591</link><guid>https://blog.csdn.net/zyp626/article/details/161144591</guid><author>zyp626</author><pubDate>Sat, 16 May 2026 17:20:55 +0800</pubDate><description><![CDATA[在FPGA设计中，会遇到这样的情况：外部时钟源输入一个100MHz的时钟，但内部模块A需要50MHz，模块B需要150MHz，模块C需要200MHz。如何获取这些分频或倍频的时钟呢？那就需要设计上使用相应的分频/倍频模块，如PLL/MMCM，并且使用create_generated_clock(生成时钟)命令来告诉EDA工具需要的时钟频率。]]></description><category></category></item><item><title><![CDATA[零基础轻松入门时序约束命令一：Create Clock]]></title><link>https://blog.csdn.net/zyp626/article/details/160533046</link><guid>https://blog.csdn.net/zyp626/article/details/160533046</guid><author>zyp626</author><pubDate>Sun, 26 Apr 2026 21:42:41 +0800</pubDate><description><![CDATA[虚拟时钟是设计中的一种特殊时钟，它的生成不需要物理引脚，通常用于FPGA芯片的外部接口时序分析，因为，外部器件的时钟不会直接连接到FPGA上，所以可以通过虚拟时钟来模拟外部时钟与FPGA引脚的关系。Create Clock它用于定义设计中的主时钟（时钟的源头），告诉工具时钟的频率、周期、占空比等关键信息，是后续时序分析、时序优化的前提，掌握它，才算真正踏入时序约束的大门。约束错误时，如约束的对象不存在，软件会自动识别并告警，如下图中的port名为CLKIN11，约束前面也有invalid提示。]]></description><category></category></item><item><title><![CDATA[Vivado使用入门之六：Vivado工程运行方法总览]]></title><link>https://blog.csdn.net/zyp626/article/details/160288112</link><guid>https://blog.csdn.net/zyp626/article/details/160288112</guid><author>zyp626</author><pubDate>Sun, 19 Apr 2026 11:22:42 +0800</pubDate><description><![CDATA[执行命令：vivado -mode tcl -source MAX_MIN.tcl -log test.log，和批处理的区别是mode值为tcl，即可运行MAX_MIN脚本，并且运行后进入vivado%界面，可逐条条执行各tcl命令。执行命令：vivado -mode batch -source MAX_MIN.tcl -log test.log，即可运行MAX_MIN脚本，一次性运行完tcl脚本里的所有命令后退出，同时运行的log输出到test.log中。打开Vivado，直接选中需要运行的流程运行。]]></description><category></category></item><item><title><![CDATA[FPGA设计原语篇一：什么是原语（Primitive）]]></title><link>https://blog.csdn.net/zyp626/article/details/159884207</link><guid>https://blog.csdn.net/zyp626/article/details/159884207</guid><author>zyp626</author><pubDate>Sun, 12 Apr 2026 12:04:30 +0800</pubDate><description><![CDATA[包括查找表（LUT）、触发器（Flip-Flop）、多路选择器（MUX）和进位链（Carry Chain）等。例如：LUT1~LUT6, FDCE, FDPE, CARRY4等。例如：BUFG, BUFIO, BUFR, MMCME2_ADV, PLLE2_ADV等。快速查看原语的使用，进入“Tools->Language Templates"，可以查看Verilog,VHDL,SystemVerlog三种语言下的原语使用。例如：IBUF, OBUF, IOBUF, IBUFDS（差分输入）等。]]></description><category></category></item><item><title><![CDATA[FPGA设计杂谈之十一：时序报告中时钟的上升沿与下降沿详解]]></title><link>https://blog.csdn.net/zyp626/article/details/159876585</link><guid>https://blog.csdn.net/zyp626/article/details/159876585</guid><author>zyp626</author><pubDate>Mon, 06 Apr 2026 11:00:28 +0800</pubDate><description><![CDATA[查看设计的时序报告中，在任意一条时序路径中，source clock path或 Destination Clock path下的第一行要么为clock xxx rise edge，要么为clock xxx fall edge，如何理解这个内容呢？下面将详细介绍。]]></description><category></category></item><item><title><![CDATA[FPGA设计杂谈之十：CLB时序模型与参数详解]]></title><link>https://blog.csdn.net/zyp626/article/details/153874997</link><guid>https://blog.csdn.net/zyp626/article/details/153874997</guid><author>zyp626</author><pubDate>Sat, 07 Mar 2026 11:23:36 +0800</pubDate><description><![CDATA[使用Vivado进行多数设计时无需理解各种时序参数，但透彻的时序模型能帮助高级用户分析关键路径或规划对速度敏感的设计。因此，如果将时序模型与赛灵思时序分析器及7系列FPGA数据手册中的开关特性章节结合使用，可以帮忙使用者深入理解工具设计时相关时序问题。]]></description><category></category></item><item><title><![CDATA[FPGA设计杂谈之九：HRIO/HPIO/HDIO]]></title><link>https://blog.csdn.net/zyp626/article/details/152361518</link><guid>https://blog.csdn.net/zyp626/article/details/152361518</guid><author>zyp626</author><pubDate>Sun, 08 Feb 2026 11:13:06 +0800</pubDate><description><![CDATA[FGPA器件中，I/O的模块分布以bank来划分，bank可分为HR(High Range) IO,HP(High Performance) IO,HD(Hign Density) IO三类，每个bank包含一定数量的可配置I/O。以Kintex UltraScale+器件为例，在I/O Planning中可以看到I/O bank的分布。]]></description><category></category></item><item><title><![CDATA[Xilinx 7系列器件特性对比]]></title><link>https://blog.csdn.net/zyp626/article/details/151998365</link><guid>https://blog.csdn.net/zyp626/article/details/151998365</guid><author>zyp626</author><pubDate>Sun, 25 Jan 2026 10:57:44 +0800</pubDate><description><![CDATA[Xilinx 7系列FPGA采用先进的高性能、低功耗 (HPL)、28 纳米高介电常数金属栅极 (HKMG) 工艺技术，凭借2.9Tb 的 I2C 带宽、200万个单元容量和5.3TMA 的DSP，实现了无与伦比的系统性能提升，同时功耗比上一代器件降低 50%，为ASSP和ASIC提供了完全可编程的替代方案。总体上看，具有以下特点。1）基于6输入查找表 (LUT) 技术的先进高性能 FPGA 逻辑，可配置为分布式存储器。2）36KB双端口块RAM，内置FIFO逻辑，用于片上数据缓冲。]]></description><category></category></item><item><title><![CDATA[Vivado2025.2版本功能]]></title><link>https://blog.csdn.net/zyp626/article/details/156338545</link><guid>https://blog.csdn.net/zyp626/article/details/156338545</guid><author>zyp626</author><pubDate>Sat, 27 Dec 2025 17:55:46 +0800</pubDate><description><![CDATA[简化了 SV 实例之间的 AXI 连接，并支持为所有 AMD IP 和 BD 自动创建和管理包装器。AMD在2025年11月20日在官网上传了Vivado 2025.2版本，版本的主要亮点如下。支持使用模块引用在顶层块设计 (BD) 中添加 RTL 和 NoC XPM。]]></description><category></category></item><item><title><![CDATA[Vivado2025.1版本功能]]></title><link>https://blog.csdn.net/zyp626/article/details/151928906</link><guid>https://blog.csdn.net/zyp626/article/details/151928906</guid><author>zyp626</author><pubDate>Sun, 07 Dec 2025 09:54:24 +0800</pubDate><description><![CDATA[c)全新寻址 GUI，用于自动对 Versal Prime 系列第二代和 Versal AI Edge 系列第二代器件的等效地址空间进行分组。a)全新 AXI 交换机 IP：基于 RTL 的完全可自定义 IP，充当接口类型和宽度等各不相同的多个 AXI 主/从端点之间的互连。a)校准偏斜校正：启用校准偏斜补偿的选项，可最大限度地降低 Versal SSIT 器件的局部和全局偏斜。c)Versal Prime 系列第二代和 Versal AI Edge 系列第二代器件的默认流程。]]></description><category></category></item><item><title><![CDATA[FPGA设计杂谈之八：平均故障间隔时间MTBF]]></title><link>https://blog.csdn.net/zyp626/article/details/150472657</link><guid>https://blog.csdn.net/zyp626/article/details/150472657</guid><author>zyp626</author><pubDate>Sun, 30 Nov 2025 19:28:16 +0800</pubDate><description><![CDATA[设计中的MTBF由同步器MTBF和单事件故障(SEU)导致的器件故障时间决定。同步器的MTBF受异步CDC数量，每个交汇点处同步器级数，接收触发器的频率，源点的切换速率。tMET：可用的亚稳态建立时间，或者说是寄存器的tco外的可用时序裕量，用于将潜在的亚稳态信号解析为已知值，同步链的 tMET 是链中每个寄存器的输出时序裕度之和。MTBF值越大表示设计越稳定（如值为几百上千年），不同的应用场景要求不同，如使用长的医疗设备的MTBF要求比常用的视频播放设备要求高。对于一些常用的场景，可以做如下改善。]]></description><category></category></item><item><title><![CDATA[时序收敛方法二：Fanout优化]]></title><link>https://blog.csdn.net/zyp626/article/details/154603046</link><guid>https://blog.csdn.net/zyp626/article/details/154603046</guid><author>zyp626</author><pubDate>Sun, 09 Nov 2025 11:15:20 +0800</pubDate><description><![CDATA[​    ​在 FPGA 中，是指一个信号驱动大量的负载（通常几十到数百甚至上千个）。常见的高扇出信号包括：全局复位 reset/enable、时钟使能信号 (CE)、总线控制信号、广播信号、同步清零、片选信号、某些顶层的地址/状态信号。]]></description><category></category></item><item><title><![CDATA[时序收敛方法一：控制集优化]]></title><link>https://blog.csdn.net/zyp626/article/details/153563172</link><guid>https://blog.csdn.net/zyp626/article/details/153563172</guid><author>zyp626</author><pubDate>Sun, 19 Oct 2025 12:18:22 +0800</pubDate><description><![CDATA[只有完全相同控制信号（时钟，复位，使能信号）的触发器才能被放进同一个 slice，设计如果所含独立控制集过多，即同一个slice中可放置的触发器减少，可能导致资源浪费过多并且布局选项减少，从而导致功耗上升且可实现的时钟频率降低。控制集Control Set是控制信号(置位/复位信号、时钟使能信号和时钟信号)的组合，用于驱动任意给定的SRL、LUTRAM 或寄存器，对于控制信号的任意独特组合，都会组成1个独立控制集。多个独立时钟会导致多个控制集，若频率相同，可考虑时钟域合并（时钟复用）。]]></description><category></category></item><item><title><![CDATA[AMD开发工具Vivado Vs Vitis]]></title><link>https://blog.csdn.net/zyp626/article/details/151292994</link><guid>https://blog.csdn.net/zyp626/article/details/151292994</guid><author>zyp626</author><pubDate>Sun, 12 Oct 2025 16:43:18 +0800</pubDate><description><![CDATA[在FPGA设计中，开发工具是不可或缺的，赛灵思早期一直到2012左右，开发工具都是ISE(Integrataed Software Environment)。随着芯片的集成度更高，需要满足更大规模、更复杂系统的开发工具，于是在2012年时推出了一款新的开发工具Vivado Design Suite，用于替代ISE。在2019年推出了Vitis，但也会同步发布Vivado，说明二者不是替代关系，ISE和Vivado的差异如下。]]></description><category></category></item><item><title><![CDATA[FPGA设计之时序收敛分析思路大全]]></title><link>https://blog.csdn.net/zyp626/article/details/151263283</link><guid>https://blog.csdn.net/zyp626/article/details/151263283</guid><author>zyp626</author><pubDate>Sun, 21 Sep 2025 12:13:19 +0800</pubDate><description><![CDATA[基于 SDC 的工具会分析所有时钟组之间的时序， 除非时序例外约束指定禁止此操作（例如， set_clock_groups、 set_false_path 或 set_max_delay -report_clock_networks可以报告设计中的所有时钟，包括主时钟与对应的生成时钟的关系，report_clock_interaction可以报告各时钟间的关系，check_timing可以报告设计中可能存在时序违例的结构，report_timing_summary则报告设计的时序分析总结。]]></description><category></category></item><item><title><![CDATA[静态时序分析详解之时序路径类型]]></title><link>https://blog.csdn.net/zyp626/article/details/150117290</link><guid>https://blog.csdn.net/zyp626/article/details/150117290</guid><author>zyp626</author><pubDate>Sun, 07 Sep 2025 11:08:43 +0800</pubDate><description><![CDATA[​    ​相比动态分析的模拟仿真，静态时序分析因为不需要大量的测试向量，分析更快，再者因为是分析所有的时序路径，分析结果齐全，单缺点是只能分析时序结果，无法验证设计功能的正确性。​    ​时序路径可以根据信号的类型分为不同的路径，如数据路径，时钟路径，时钟门控路径，异步路径等。最短路径是延时最小的路径，也称为最好路径或Min路径。时钟路径中起点是时钟输入端口，终点是时序单元如触发器，存储器的时钟引脚，以下图为例，源时钟路径和目标时钟路径就是两条时钟路径，终点分别是触发器REGA和REGB的时钟引脚。]]></description><category></category></item><item><title><![CDATA[FPGA设计杂谈之七：异步复位为何是Recovery/Removal分析？]]></title><link>https://blog.csdn.net/zyp626/article/details/149483299</link><guid>https://blog.csdn.net/zyp626/article/details/149483299</guid><author>zyp626</author><pubDate>Sun, 31 Aug 2025 11:57:42 +0800</pubDate><description><![CDATA[复位（Reset）是一种特殊的控制信号，用于将寄存器、触发器、状态机等数字逻辑电路强制回到一个已知的初始状态，复位根据是否依赖时钟可分为。]]></description><category></category></item><item><title><![CDATA[FPGA常用资源之IO概述]]></title><link>https://blog.csdn.net/zyp626/article/details/147008739</link><guid>https://blog.csdn.net/zyp626/article/details/147008739</guid><author>zyp626</author><pubDate>Sun, 10 Aug 2025 10:14:59 +0800</pubDate><description><![CDATA[FPGA芯片从内部结构看主要由CLM，可编程IO，可编程的互连线资源，数字信号处理单元DSP，存储单元BRAM，软核与硬核组成，本文对其中的可编程I/O结合开发工具Vivado进行基础的介绍。]]></description><category></category></item><item><title><![CDATA[FPGA设计杂谈之六：PVT和OCV]]></title><link>https://blog.csdn.net/zyp626/article/details/148197075</link><guid>https://blog.csdn.net/zyp626/article/details/148197075</guid><author>zyp626</author><pubDate>Sun, 20 Jul 2025 15:30:53 +0800</pubDate><description><![CDATA[Corner英文直译的话为角或角落，看着是和芯片没啥联系感觉比较抽象的，个人觉得这个角可将其理解为芯片运行环境模拟的思考角度。主要有三个角度Process（工艺）、Voltage（电压）、Temperature（温度），简称PVT。即Corner = Process（工艺角） + Voltage（电压角） + Temperature（温度角）=（PVT）Process指制造工艺，包括硅片，光刻，参杂，晶体管尺寸等差异。这些差异会影响芯片的速度和性能，通常分为Fast, Typical, Slow三类；]]></description><category></category></item><item><title><![CDATA[新手一文读懂时序约束与时序报告]]></title><link>https://blog.csdn.net/zyp626/article/details/149311468</link><guid>https://blog.csdn.net/zyp626/article/details/149311468</guid><author>zyp626</author><pubDate>Sun, 13 Jul 2025 16:28:19 +0800</pubDate><description><![CDATA[理解时序报告以及时序约束是掌握FPGA设计必不可少的技能，是FPGA设计中时序收敛的两个关键组成部分。本文将从新手角度介绍相关的内容，从而达到初步理解的水平。]]></description><category></category></item></channel></rss>