2011年11月_求佛_ce123

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原创片上总线Wishbone 学习（十三）总线周期之RMW操作

片上总线Wishbone 学习（十三）总线周期之RMW操作在操作系统中，有一种重要的进程间的同步机制称作信号量机制。信号量即当前可用资源的计数。信号量是一个用来实现同步的整型或记录型(Record)变量，除了初始化外，对它只能执行等待和释放这两种原子操作。一次对信号量的等待操作是获得信号量的过程，读取当前信号量的值，如果发现有可利用资源，则将信号量减1，否则进入等待状态

2011-11-27 22:06:34 4635

原创运行地址和加载地址

运行地址和加载地址在连接目标代码时,会提到运行地址和加载地址。这两者有什么区别呢? 加载时地址就是程序放置的地址，运行地址就是程序定位的绝对地址，也即在编译连接时定位的地址。如果程序是在flash里运行,则运行地址和加载地址是相同的。如果程序是在ram里运行,但程序是存储在flash里,则运行地址指向ram,而加载地址是指向flash。代码一般是烧

2011-11-23 18:07:42 13829 5

原创基于微程序设计的嵌入式CISC CPU模型的实现

基于微程序设计的嵌入式CISC CPU模型的实现一、课程设计的题目二、嵌入式CISC模型机数据通路框图三、微程序控制器(CISC模型机)的逻辑结构框图四、模型机的指令系统和指令格式五、机器指令的微程序流程图六、嵌入式CISC模型机的顶层电路图七、汇编语言源程序八、机器语言源程序九、微命令格式和微指令代码表十、仿真波形图及其分析十一、故

2011-11-22 14:54:15 10335 34

原创接口设计

接口设计什么是接口？接口是CPU和外设之间的连接设备，用于缓存和转发数据。为什么需要接口？（1）解决主机CPU和外围设备之间的时序配合和通信联络问题主机的CPU是高速处理器件，比如8086-1的主频为10MHz，1个时钟周期仅为100ns，一个最基本的总线周期为400ns。而外围设备的工作速度比CPU的速度慢得多。如常规外围设备中的电传

2011-11-21 14:25:42 7107 2

“一个人事业上的成功，只有15%是由于他的专业技术，另外的85%要依靠人际关系、处世技巧。”或许正是在戴尔·卡耐基这句名言的指引下，很多人都把人脉积累作为自己职业生涯规划实施过程中的重要一步。但是，哪些人更容易积累有效的、为你所用的人脉？凭什么别人就甘愿为你所用？你是否把自己的成功过于依赖在人际关系的构建上，而忘记了自身能力的积累？如果没有思考清楚这些问题，而盲目崇拜人际关系，可能只会陷入本末倒置

2011-11-21 09:03:02 4655 8

转载 C语言嵌入式系统编程之软件架构篇

模块划分　　模块划分的“划”是规划的意思，意指怎样合理的将一个很大的软件划分为一系列功能独立的部分合作完成系统的需求。C语言作为一种结构化的程序设计语言，在模块的划分上主要依据功能（依功能进行划分在面向对象设计中成为一个错误，牛顿定律遇到了相对论），C语言模块化程序设计需理解如下概念：　　（1）模块即是一个.c文件和一个.h文件的结合，头文件（.h）中是对于该模块接口的声明；

2011-11-16 21:12:27 7335 1

原创详解大端模式和小端模式

详解大端模式和小端模式一、大端模式和小端模式的起源关于大端小端名词的由来，有一个有趣的故事，来自于Jonathan Swift的《格利佛游记》：Lilliput和Blefuscu这两个强国在过去的36个月中一直在苦战。战争的原因：大家都知道，吃鸡蛋的时候，原始的方法是打破鸡蛋较大的一端，可以那时的皇帝的祖父由于小时侯吃鸡蛋，按这种方法把手指弄破了，因此他的父亲，就下令，命令

2011-11-16 20:21:29 193193 77

原创电子行业技术网站收集

电子行业技术网站收集嵌入式开发不可避免的要涉及到一些电子技术，收集了一些常见的电子行业技术网站。资料(PDF芯片)查询类网站:IC/PDF查询 http://www.21icsearch.com电子元器件查询 http://www.chinadz.com/IC/PDF查询 http://www.ic37.com/器件手册 http://www.data

2011-11-16 16:12:43 5735 1

原创理解嵌入式开发中的一些硬件相关的概念

理解嵌入式开发中的一些硬件相关的概念做嵌入式系统开发，经常要接触硬件。做嵌入式开发对数字电路和模拟电路要有一定的了解。这样才能深入的研究下去。下面我们简单的介绍嵌入式开发中的一些硬件相关的概念。电平（Level）在数字电路中，分为高电平和低电平，分别用1和0表示。一个数字电路的管脚，总是存在一个电平的，要么高要么低，或者说要么1要到0（其实，还有另一

2011-11-15 15:10:47 7298 9

原创片上总线Wishbone 学习（十二）总线周期之块写操作

片上总线Wishbone 学习（十二）总线周期之块写操作异步周期结束方式块写操作的例子如图1所示。图1的一次块写操作由五个相互关联的单次写操作完成。在时钟上升沿0，主设备将地址信号ADR_O()、TGA_O()放到总线上，将数据信号DAT_O()、TGD_O()放到总线上，将WE_O置为高表示写操作，将适当的SEL_O()信号置高通知从设备将数

2011-11-15 00:30:22 5002 2

原创 I/O端口地址译码

I/O端口地址译码 I/O端口是接口电路中能被CPU直接访问的寄存器。访问端口就是访问接口电路中的寄存器。一个接口电路（外设）通常拥有不止一个端口，如命令口、状态口、数据口等。端口地址编码形式有统一编制和独立编制两种方式。常用的为独立编制形式，即外设端口地址不同内存地址一起统一编址。并配有专门的I/O指令:IN/OUT（不同于内存的mov指令）。端口地址译码即根据地址识别端口（接口

2011-11-14 08:22:35 11590 1

原创片上总线Wishbone 学习（十一）总线周期之块读操作

片上总线Wishbone 学习（十一）总线周期之块读操作异步周期结束方式块读/写操作每次读/写数据多次。块读/写操作实际上是由顺序进行的多个单次读/写操作组合而成的。在同时存在多个主设备时，块读/写操作非常有用，一个块读写一般是不能打断的，比如一次DMA，如图9所示，在一次块操作中，CRC_O信号必须保持为高。同时为了保证整个块操作不被打断，LOCK_O也可以置

2011-11-13 20:49:26 4536

原创片上总线Wishbone 学习（十）总线周期之单写读操作

片上总线Wishbone 学习（十）总线周期之单写读操作异步周期结束方式单次写操作如图1所示。在时钟上升沿0，主设备将地址信号ADR_O()、TGA_O()放到总线上，将数据信号DAT_O()、TGD_O()放到总线上，将WE_O置高表示写操作，将适当的SEL_O()信号置高通知从设备数据总线DAT_O()的哪些信号是有效的，将CYC_

2011-11-09 15:59:46 4501 2

原创片上总线Wishbone 学习（九）总线周期之单次读操作

片上总线Wishbone 学习（九）总线周期之单次读操作异步周期结束方式单次读操作每次操作只完成一次读或者写，是最基本的总线操作方式。但是，Wishbone主设备或者从设备也可以不支持单次读/写操作，甚至没有地址和数据总线。单次读操作如图1。在时钟上升沿0，主设备将地址信号ADR_O()、TGA_O()放到总线上，将WE_O

2011-11-09 13:35:13 9058 1

原创片上总线Wishbone 学习（八）周期的同步结束和异步结束

片上总线Wishbone 学习（八）周期的同步结束和异步结束为了实现在给定时钟频率下的最大可能吞吐量，Wishbone采用了周期异步结束方式。这样做的结果是从主设备的STB_O到从设备的ACK_O/ERR_O/RTY_O再到主设备的ACK_I/ERR_I/RTY_I输入形成了一个异步回路，如图1所示。在大型SoC设计中，该回路往往成为整个设计的关键路径，限制系统时钟频率的

2011-11-09 12:47:14 4032

原创浅谈S3C2440的中断寄存器及中断过程

浅谈S3C2440的中断寄存器及中断过程 S3C2440一共有60个中断源，其中有15个子中断源，它们与SUBSRCPND寄存器中的每一位相对应，其他45个中断源与SRCPND中的每一位相对应。要注意的是EINT4~7对应的是同一位SRCPND[4],而EINT8~23对应的也是SRCPND[5]一位。1 S3C2440的中断寄存器中断分两大

2011-11-08 15:40:06 9343 15

原创总线的分离式通信

总线的分离式通信同步通讯、异步通信和半同步通信都是从主模块发出地址和读写命令开始，直到数据传输结束。在整个传输周期中，系统总线的使用权完全有占有使用权的主模块和由他选中的从模块占据。进一步分析读命令传输周期，发现除了申请总线这一阶段外，其余时间主要花费在如下3个方面。1.主模块通过传输总线向从模块发送地址和命令。2.从模块按照命令进行读数据的必要准备。3.从模块

2011-11-07 19:20:22 12193

原创总线的半同步通信

总线的半同步通信半同步通信集同步与异步通信之优点，既保留了同步通信的基本特点，如所有的地址、命令、数据信号的发出时间，都严格参照系统时钟的某个前沿开始，而接收方都采用系统时钟后沿时刻来进行判断识别。同时又像异步通信那样，允许不同速度的模块和谐地工作。为此增设了一条“等待”( )响应信号线。以读命令为例，在同步通信中，主模块在T1发出地址，T2

2011-11-07 08:08:42 10879 1

原创总线的同步通信

总线的同步通信通信双方由统一时标控制数据传送称为同步通信。这个公共的时钟可以由CPU总线控制部件发送到每一个部件（设备），也可以让每个部件有各自的时钟发生器，时标通常由CPU的总线控制部件发出，送到总线上的所有部件；也可以由每个部件各自的时序发生器发出，但必须由总线控制部件发出的时钟信号对它们进行同步。　　由于采用了公共时钟，每个部件什么时候发送或接收信

2011-11-07 00:07:46 7973 4

原创高阻态和三态门

高阻态和三态门高阻态高阻态这是一个数字电路里常见的术语，指的是电路的一种输出状态，既不是高电平也不是低电平，如果高阻态再输入下一级电路的话，对下级电路无任何影响，和没接一样，如果用万用表测的话有可能是高电平也有可能是低电平，随它后面接的东西定。　　高阻态的实质：电路分析时高阻态可做开路理解。你可以把它看作输出（输入）电阻非常大。他的极限可以认为悬空。也就是

2011-11-07 00:07:23 34553 11

转载请不要做浮躁的嵌入式系统工程师

转抄网上的一个帖子，勉励自己踏踏实实的学习嵌入式： 1. 不要看到别人的回复，第一句话就说：给个代码吧！你应该想想为什么。当你自己想出来再参考别人的提示，你就知道自己和别人思路的差异。 2. 初学者请不要看太多的书那会误人子弟的。先找一本好书系统的学习。很多人用了很久都是只对部分功能熟悉而已，不系统还是不够的。 3. 看帮助。不要因为很难，而自己又是初学者所以就

2011-11-06 18:31:50 3974 1

原创片上总线Wishbone 学习（七）总线周期之握手协议

片上总线Wishbone 学习（七）总线周期之握手协议由于在整个总线周期，CYC_O必须始终保持有效，因此，此后我们将在给出的图中忽略该信号，只在必要的时候给出。握手发生在主设备和从设备之间。握手协议是主设备和从设备在握手时所遵守的共同规则。如图6，当主设备准备好，它将STB_O信号置高。STB_O信号一直为高，直到从设

2011-11-03 23:13:25 5686

原创片上总线Wishbone 学习（六）总线周期之操作发起

片上总线Wishbone 学习（六）总线周期之操作发起一个总线周期由至少一次总线操作构成。操作总是由主设备发起，主设备发起的操作可以是单次读/写、块读/写或者RMW操作。当主设备将CYC_O置为高时，一个总线周期开始。总线周期开始后，当主设备将STB_O置为高时，一次总线操作开始。当主设备将CYC_O置为低时，主设备的所有其他信号没有意义。从设备只在CYC_I为高时

2011-11-03 23:13:12 4423

原创片上总线Wishbone 学习（五）总线周期之复位操作

片上总线Wishbone 学习（五）总线周期之复位操作总线周期概述一个总线周期由多个不可分的时钟周期构成，完成单次读/写操作、块读/写操作或者读改写操作。总线周期也分为单次读/写周期、块读/写周期和读改写周期。一次块读/写总线周期完成多次数据读/写操作。一般情况下，一次操作由主设备和从设备控制信号间的一次握手，以及同时进行的地址和数据总线的一次传输构成。块操

2011-11-03 21:01:05 4640

原创总线的异步通讯方式

总线的异步通讯方式异步通讯克服了同步铜须的缺点，允许各模块的速度不一致，给设计者充分的灵活性和选择余地。它没有公共的时钟标准，不要求所有部件严格的统一操作时间，而是采用应答方式(又称握手方式)，即当主模块发出请求信号时，一直等待从模块反馈回来“响应”信号后，才开始通信。这要求主从模块之间增加两条应答新。异步通讯又称应答通讯，是一种建立在应答式或互锁机

2011-11-03 20:24:42 11764

原创 1-wire协议

1-wire协议　　作为一种单主机多从机的总线系统，在一条1-Wire总线上可挂接的从器件数量几乎不受限制。为了不逻辑上的冲突，所有从器件的1-Wire总线接口都是漏极开路的，因此在使用时必须对总线外加上拉电阻（一般取5kΩ 左右）。主机对1-Wire总线的基本操作分为复位、读和写三种，其中所有的读写操作均为低位在前高位在后。复位、读和写是1-Wire总线通信的基础，下面通过具体程序详细介绍这

2011-11-03 10:13:12 8041 5

原创片上总线Wishbone 学习（四）接口信号定义

片上总线Wishbone 学习（四）接口信号定义所有的Wishbone接口信号都是高电平有效，设计成高电平有效的主要原因是由于低电平有效信号的书写问题，不同的设计者表达低电平有效信号的方式不同，拿最常见的低电平有效的复位信号来说，其表示方法就有_RST_I、N_RST_I、#RST_I和/RST_I，而高电平有效的信号其表达方式通常只有一种。所有的Wishbon

2011-11-03 08:07:14 8402

原创片上总线Wishbone 学习（三）Wishbone互联的类型

片上总线Wishbone 学习（三）Wishbone互联的类型 Wishbone可变互连方式允许系统工程师可以采用不同的IP核互连方式，以满足不同场合的要求。Wishbone规范支持的互联类型有四种：点到点、数据流方式、共享总线、交叉（Crossbar）互连方式。这四种互联方式在Wishbone规范中有明确的定义。下面介绍四种Wishbon

2011-11-03 00:56:50 6978 2

原创 1-Wire单总线的基本原理

1-Wire单总线的基本原理一、概述 1-wire 单总线是Maxim 全资子公司Dallas 的一项专有技术。与目前多数标准串行数据通信方式，如SPI/I2C/MICROWIRE 不同，它采用单根信号线，既传输时钟，又传输数据而且数据传输是双向的。它具有节省I/O 口线资源、结构简单、成本低廉、便于总线扩展和维护等诸多优点。 1-wir

2011-11-03 00:33:35 16670 2

原创片上总线Wishbone 学习（二）Wishbone总线标准介绍

片上总线Wishbone 学习（二）Wishbone总线标准介绍Wishbone总线产生、发展市场是推动技术前进的主要动力，人们对各种电子产品不断的更新，更好，更完美的追求刺激了技术的不断升级和创新。反映在IC设计领域，人们开始追求芯片的系统化，单一化，整体化，突出强调从宏观上提高芯片上的性能。SoC正是在这样的环境下孕育而生，并获得了快速的发展。调查，2004

2011-11-02 21:00:00 9033

原创片上总线Wishbone 学习（一）片上总线综述

片上总线Wishbone 学习（一）片上总线综述1 引言传统的IC设计方法已无法适应新的SoC设计要求，需要根本的变革，即从以功能设计为基础的传统IC设计流程转变到以功能整合为基础的SoC设计全新流程。SoC设计以IP的设计复用和功能组装、整合来完成。SoC设计的重点为系统功能的分析与划分、软硬件功能的划分、IP 的选择与使用、多层次验证环境和外界设计咨询服务等。随着

2011-11-02 14:55:46 12386 1

原创片上总线Wishbone 学习（零）前言

片上总线Wishbone 学习（零）前言为了更加升入的理解片上系统，比如S3C2440等，今天开始学习片上总线。首先学习Silicon的Wishbone，之后学习ARM的AMBA。之所以先学习Wishbone，主要是因为Wishbone是一个轻量级规范，适合入门学习。

2011-11-02 08:04:19 6450

原创为什么我们需要这么多的寻址方式

为什么我们需要这么多的寻址方式寻找操作数可以通过直接给的方式（立即寻址）和直接给出数所在单元地址的方式（直接寻址），这就够了吗？看这个问题，要求从30H单元开始，取20个数，分别送入A累加器。就我们目前掌握的办法而言，要从30H单元取数，就用MOV A，30H，那么下一个数呢？是31H单元的，怎么取呢？还是只能用MOV A，31H，那么20个数，不是得20条指令才能写

2011-11-02 00:16:39 6153 3

原创同步复位和异步复位的比较

同步复位和异步复位的比较一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下：always @ (posedge clk) beginif (!Rst_n)...end 异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。

2011-11-02 00:16:24 30078

原创 make mrproper及mrproper的含义

make mrproper及mrproper的含义 Linux下面去编译项目之前，一般常会用make mrproper去先删除之前编译所生成的文件和配置文件，备份文件等，其中，mrproper和distclean，clean之间的区别，Linux内核源码根目录下面的makefile中，有很清晰的解释：help: @echo 'Cleaning targets:'

2011-11-02 00:05:30 19269 1

原创 I2S音频总线学习（四）I2S接口设计

I2S音频总线学习（四）I2S接口设计一、数据发送端的设计图1 发送端随着WS信号的改变，导出一个WSP脉冲信号，进入并行移位寄存器装入DATA LEFT或DATA RIGHT，从而输出数据被激活。串行数据在时钟下降沿移出。串行数据的默认输入是0，因此所有位于最低位(LSB)后的数据将被设置为0。二、数据接收端的设计图2 接收端

2011-11-01 23:04:16 17068 1

原创 I2S音频总线学习（三）S3C2440的I2S控制器

I2S音频总线学习（三）S3C2440的I2S控制器一、I2S控制器结构框图 S3C2440A的Inter-IC Sound (IIS)总线接口作为一个编解码接口连接外部8/16位立体声音频解码IC用于迷你碟机和可携式应用。IIS总线接口支持IIS总线数据格式和MSB-justified数据格式。该接口对FIFO的访问采用了DMA模式取代了中

2011-11-01 20:44:23 14156 1

原创对UART的FIFO的理解

对UART的FIFO的理解　　FIFO的必要性。在进行UART通信时，中断方式比轮询方式要简便且效率高。但是，如果没有收发FIFO，则每传输一个数据（5～8位）都要中断处理一次，效率仍然不高。如果有了收发FIFO，则可以在连续收发若干个数据（可多至14个）后才产生一次中断，然后一起处理。这就大大提高了收发效率。　　接收超时问题。如果没有接收超时功能，则在对方已经发送完毕而接收FIF

2011-11-01 19:52:19 7629 1

原创浅谈EABI和OABI

浅谈EABI和OABI引言初学嵌入式linux开发的时候大家都用的工具链版本多是3.4.5或3.4.2，名字为arm-linux-gcc或arm-softfloat-linux-gnu-gcc，可突然有一天发现这几个版本的编译器无法编译最新的内核了，并且发现人们都换了工具链了（arm-none-linux-gnueabi-gcc）。于是也都换成了这个工具链，编译内核，制作

2011-11-01 19:02:24 6897 4

原创【博文汇总】SPI总线学习

【博文汇总】SPI总线学习【SPI总线协议介绍】简要的介绍了SPI协议的技术性能、总线结构、接口定义、物理内部结构、时钟极性和时钟相位、传输时序、数据传输以及优缺点。通过该文章能多SPI协议有一个基本的了解。【关于I2C和SPI总线协议】这也是一篇很好的入门文章，讲解了SPI协议的历史和未来发展。最大的特点是和I2C协

2011-11-01 09:49:43 17598 7