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module VGA( RESET, GCLKP1, GCLKP2, R, G, B, VS, HS ); input RESET;input GCLKP1,GCLKP2;output [3:0]R,G,B;wire [3:0]R,G,B;output VS,HS;wire VS,
2012-05-22 23:38:51
318
转载 verilog uart
module URAT(RESET,CLK,RXD,EOC,PDATA,TXD);input RESET;input CLK;input RXD;output EOC;output[7:0] PDATA;output TXD;reg[10:0] spdata ;wire TT;reg[3:0]
2012-05-22 23:37:09
578
转载 FPGA DS18B20
module DS18B20Verlog(RESET, Fresh, TempCLK1,TempCLK2, DQ,EOC,PDATA);input RESET; input Fresh;input TempCLK1;input TempCLK2;inout DQ;output EOC;output [7:0]
2012-05-15 00:31:28
1318
2
转载 Verilog IR
irRecivemodule irReceive(RESET, irDACLK1, //-- 37.9KHz irDACLK2, //-- 37.9KHz RXD, EOC,BEEP, DATA1, DATA2, DATA3 );inpu
2012-05-13 23:44:35
980
原创 C学习之顺序表(指针篇)
<br />#include <stdio.h>#include <conio.h>#define MaxSize 10typedef int ElemType;typedef struct { ElemType *elem; int length; int listsize;}Sqlist;void InitSqlist(Sqlist *L){ L->elem=(ElemType *)malloc(MaxSize*sizeof(ElemType));
2011-01-05 00:45:00
778
原创 C学习之顺序表(数组篇)
<br />动态顺序表，能动态分配内存，静态顺序表在编译时已分配内存。<br />#include <stdio.h>#include <conio.h>#define MaxSize 10typedef int ElemType;typedef struct { ElemType *elem; int length; int listsize;}Sqlist;void InitSqlist(Sqlist *L){ L->elem=(ElemType *)
2011-01-05 00:24:00
332
空空如也
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