本文详细介绍了S3C2440处理器的时钟系统，包括Fin、Fclk、Hclk、Pclk、Mpll、Upll等时钟信号。文章通过 PLL 电路解释了如何将晶振频率提升到CPU正常工作的405MHz，并阐述了MPLL、UPLL的作用。FCLK、HCLK和PCLK分别用于CPU、AHB总线和APB总线设备，其分频比例可通过CLKDIVN寄存器设置。最后，文章提到了配置MPLLCON和LOCKTIME寄存器来确定时钟设置。
这几天一直忙着研究移植U-boot，移植U-boot的过程中有一步很重要，就是要设置s3c2440的时钟，什么 Fin，Fclk，Hclk，Pclk，Mpll，Upll等时钟信号，让初学者看得一头雾水，各种信号混淆不清，本人特意花了一点时间，把这些东东理了理，现整理如下：
首先得弄清一个大的框架，s3c2440 cpu的默认工作主频有两种12MHz和16.9344MHz，也就是我们的晶振的频率，但一般12MHz的晶振用的比较多，Fin就是指我们接的晶振频率。大家都知道s3c2440上电正常工作后频率是远远大于12MHz和16.9344MHz的，我们的s3c2440的cpu正常工作时的频率就是405MHz，因此这就需要一个电路来提升频率，在s3c2440的datasheet中找到了这个电路，下面这个就是PLL电路：
由图中可以看出，Fin进去后，经过PLL电路，最终输出两个PLL信号频率即MPLL和UPLL，这两个又是什么呢
UPLL是专用于USB设备的，MPLL是用于CPU及外围电路的，不清楚，还是得找s3c2440的datasheet，下面这就是从datasheet中截取的：
图中给出了各种接口设备使用的时钟信号
UPLL是USB专用，这里就不讲了，下面重点讲下MPL
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