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转载 FPGA速度等级问题(Speed Grade)
===============================FPGA的速度等级(speed grade)(1)XILINX公司FPGASpartan 3E系列XC3S500E速度等级为4.但一直不知道是什么意思.通过学习知道,(1)CPLD与FPGA的速度等级定义的区别(2)不同的公司FPGA的速度等级(3)同一个公司的不同时期的定义也是不一样的,如XLINX公司
2011-11-28 12:54:55 30313
原创 ISE烧写程序时出错: '2': Verifying device...Failed at address, 64'2': Verification Terminated
环境:ISE10.1FPGA:XC2V1000PROM:XC18V04 烧写程序时,每次烧写到67%就出错,显示是verify失败,信息出下:Attempting to identify devices in the boundary-scan chain configuration...// *** BATCH CMD : IdentifyPROGRESS_START
2011-11-22 17:03:10 10645 1
原创 实现时出现以下错误:ERROR:ChipScope: One or more invalid signal connections detected.
ISE10.1 实现时出现以下错误:ERROR:ChipScope: One or more invalid signal connections detected.ERROR:ChipScope: Double-click the ChipScopeTop.cdc icon in the sources window to edit and fix the CDC project.E
2011-11-16 17:25:11 10945
转载 PCB多层板层的设置原则
摘自:《Altium Designer Winter 09 电路设计入门与提高》化学工业出版社 韩国栋等 编著 第163页 简单的4层板是在Top Layer和Bottom Layer的基础上增加了电源层和地线层,这样一方面极大程度地解决了电磁干扰问题,提高了系统的可靠性,另一方面可以提高导线的布通率,缩小PCB板的面积。6层板通常是在4层板的基础上增加了Mid-Layer 1和Mid-L
2011-11-14 09:44:14 7450 3
转载 PCB电路板的分层
摘自:《Altium Designer Winter 09 电路设计入门与提高》化学工业出版社 韩国栋等 编著 第162页 (1)Signal Layers(信号层):即铜箔层,用于完成电气连接。Altium Designer Winter 09允许电路板设计32个信号层,分别为Top Layer、Mid Layer 1、Mid Layer 2……Mid Layer 30和Bottom L
2011-11-14 09:35:01 8253
转载 Altium Designer / Protel 发展历程
再往后Altium Designer 6.9。 从Altium Designer 7.0开始转件版本号不再采用以前的编号形式。 Altium Designer Summer 08 (7.0)Altium Designer Winter 09Altium Designer Summer 09Altium Designer 10(以下转自Altium官方网站)2
2011-11-11 13:06:17 10958
原创 TMS320C6713和TMS320C6713B有什么区别?
网上查得二者的区别在一个叫“spra851h”的文档中有注明,于是google “spra851h” 得到如下链接:http://www.ti.com/lit/an/spra851h/spra851h.pdf 打开网页,会打开一个PDF文档,看第八页会有相关说明:2.1 C6713B Versus C6713 New Features [D]In addition to the
2011-11-11 09:57:41 6298
原创 优化逻辑时序的几个办法——verilog语言
1)逻辑条件判断“A==B”和“A!=B”全部换成“!(A^B)”和“A^B” 2)复杂的逻辑条件判断全部单独用一个时钟去判断,如:if(A>1000 && A1000 && B改为如下:reg Flag;Flag 1000 && A1000 && Bif(Flag)这种大小判断略微还好一些,对于减法等运算一定不能在if条件中直接计算,否则会导致很差的逻辑时序;
2011-11-11 09:38:27 13963 2
原创 ISE错误:“Cannot mix blocking and non blocking assignments on signal ”
环境:ISE 10.1 语言:verilog HDL 出现的错误如下: ERROR:Xst:880 - "mst_pulse_calculation.v" line 124: Cannot mix blocking and non blocking assignments on signal .ERROR:Xst:880 - "mst_pulse_calculation.v" li
2011-11-11 08:46:44 20340 2
原创 verilog程序,ISE 10.1环境下,检查语法和仿真均可,综合出错“ this signal is connected to multiple drivers.”
背景:Xilinx公司的FPGA ,ISE 10.1 开发环境, verilog HDL语言问题描述:检查语法没有错误,用modelsim仿真也可以,但综合时出错,错误如下: ERROR:Xst:528 - Multi-source in Unit on signal >; this signal is connected to multiple drivers.ERROR:
2011-11-08 10:24:20 29242 5
Multipath match pursuit源代码
2023-08-02
广义正交匹配追踪(Generalized orthogonal matching pursuit)源代码
2023-08-02
csmp_matlab_code
2022-04-13
cs_matlab_code
2022-04-13
Heig_matlabR2016a_win10_i7-7500U.mat
2020-05-25
Linear Discriminant Analysis :A Tutorial on Data Reduction
2018-06-14
AboutAtomizer1208.pdf
2016-07-22
数字序列补零后的频谱变化
2012-05-19
使用matlab进行频谱分析时若干问题解释
2012-02-22
我的Platform Builder编译错误总结
2010-12-07
三星公司原始的SMDK2440BSP包
2010-05-14
基于ARM9的WinCE快速入门
2010-04-26
GEC2440的BIOS分析(清晰版)
2010-04-26
GEC2440的BIOS分析.pdf
2010-04-25
STM32实验板原理图与PCB
2010-04-09
空空如也
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