- 博客(1)
- 收藏
- 关注
原创 VHDL实现加法器
//全加法器 library ieee; use ieee.std_logic_1164.all; entity alladder is port( A,B,Cin:in std_logic; S,Cout:out std_logic ); end entity alladder; architecture adderfunc of alladder is
2015-10-07 00:35:55 9392 1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人