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转载 关于VC"致命错误 RC1004: 文件查找结束时有无法预知的错误"
关于VC"致命错误 RC1004: 文件查找结束时有无法预知的错误"发现VC6总是有莫名奇妙的错误,今天照着《Windows游戏编程大师技巧》写了个菜单资源,结果出现链接错误:"致命错误 RC1004: 文件查找结束时有无法预知的错误" 然后错误指向资源的.h文件最后一行://图标光标#define ICON_T3DX 500#de
2013-11-22 10:49:42 2981 3
原创 使用Tab控件时子主窗口发送多个消息
1. 在Resource.h文件中定义消息#define WM_OpenComm_event WM_USER + 101#define WM_CommTx_event WM_USER + 102注意,当新增加控件后,这些在Resouce.h中添加的语句会被清除,需重新再添加一次。 2. 在父窗口的.h文件,类定义中添加对应的消息处理函数,作为类的成员函数: afx_ms
2013-11-21 23:16:33 2171
原创 Tab控件子主对话框发送消息
子对话框向主对话框发送消息的详细操作,参考下面链接文章:http://blog.csdn.net/phenixyf/article/details/11383509 当子对话框的属性->样式 选择的是弹出时,可以使用上面的方法完成子对话框到主对话框的消息发送。但当使用Tab控件后,各子对话框的属性->样式均必须被设置成下层(child),上面的方法就要做适当的改动:在最
2013-11-21 22:26:05 3035 1
转载 Sizeof与Strlen的区别与联系(转)
Sizeof与Strlen的区别与联系(转)1.sizeof操作符的结果类型是size_t,它在头文件中typedef为unsigned int类型。该类型保证能容纳实现所建立的最大对象的字节大小。 2.sizeof是算符,strlen是函数。 3.sizeof可以用类型做参数,strlen只能用char*做参数,且必须是以''\0''结尾的。sizeof还可以
2013-11-20 15:55:29 669
转载 VC6.0 自动识别可用串口 添加至combox 并打开
问题: 使用VC6.0 自动识别可用串口 添加至combox 并打开。 解答: 1.新建COMMTEST3工程,添加一个combobox到界面,id设置为IDC_COMBO。(注意:组合框(ComboBox),运行时点击其右边的小箭头拉不下来(即不出现下拉列表)。需如下设置:这是使用VC++的人最初常遇到的问题,实际上是下拉列表的高度设置不当。组合框的高度是不能修改的,
2013-11-17 16:14:22 3607 1
转载 VC6如何调用 串口控件(Commn ActiveX)
1.建立项目:打开VC++6.0,建立一个基于对话框的MFC应用程序SCommTest;2.在项目中插入MSComm控件 选择Project菜单下Add To Project子菜单中的 Components andControls…选项,在弹出的对话框中双击RegisteredActiveX Controls项(稍等一会,这个过程较慢),则所有注册过的ActiveX控件出现在列表
2013-11-17 15:10:08 2645
原创 ModelSim打开已建立过的工程
File -> Open在弹出的窗口中,文件类型选.mpf然后路径指到工程所在文件夹,选择建立的.mpf文件即可
2013-11-11 16:39:10 18562 2
转载 Verilog/FPGA 报错总结
1、ERROR:HDLCompilers:246 - "*.v" line * Reference to vector reg '*' is not a legal net lvalue ERROR:HDLCompilers:53 - "*.v" line * Illegal left hand side of continuous assign 错误原因:assign r
2013-11-08 17:51:31 10659 2
转载 数字集成电路设计-3-除法器的verilog简单实现(续)
引言1,改成clk方式。2,添加clk,50MHz。3, 添加rst,同步复位。4,添加calc_done,指示计算完成,高有效。3.1 模块代码[html] view plaincopyprint?/* * module:div_rill * file name:div_rill.v * syn:yes * author:n
2013-11-08 16:56:27 1328
转载 数字集成电路设计-2-除法器的verilog简单实现
引言除法器在FPGA里怎么实现呢?当然不是让用“/”和“%”实现。在Verilog HDL语言中虽然有除的运算指令,但是除运算符中的除数必须是2的幂,因此无法实现除数为任意整数的除法,很大程度上限制了它的使用领域。并且多数综合工具对于除运算指令不能综合出令人满意的结果,有些甚至不能给予综合。即使可以综合,也需要比较多的资源。对于这种情况,一般使用相应的算法来实现除法,分为两类,基于减法操作
2013-11-08 16:55:44 3095
原创 clock IP使用 50M倍频至220M
1. 新建工程,添加top module代码`timescale 1ns / 1psmodule C200Module(clkin,rstin,clkfx_out,clkin_ibufg_out,clk0_out,clk2x_out,locked_out ); input clkin;input rstin;output clkfx_out;output clk
2013-11-05 11:04:35 3026
转载 Xilinx DCM 使用
http://bbs.ic37.com/bbsview-28398.htm目前,大型设计一般推荐使用同步时序电路。同步时序电路基于时钟触发沿设计,对时钟的周期、占空比、延时和抖动提出了更高的要求。为了满足同步时序设计的要求,一般在FPGA设 计中采用全局时钟资源驱动设计的主时钟,以达到最低的时钟抖动和延迟。FPGA全局时钟资源一般使用全铜层工艺实现,并设计了专用时钟缓冲与驱动结构,从
2013-11-04 18:13:51 8367
转载 Xilinx全局时钟的使用(转载)
http://blog.chinaunix.net/uid-7547035-id-60219.html 在 Xilinx 系列 FPGA 产品中,全局时钟网络是一种全局布线资源,它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。图1.Xilinx FPGA全局时钟分配树结构针对不同类型的器件,Xilinx公司提供的全局时钟网络在数量、性能
2013-11-04 18:12:13 4126
原创 FPGA 如何产生LVDS输出
1. 使用OBUFDS原语例化差分输出缓冲器module LVDSTest(clkin,clkoutp,clkoutn );input clkin;output clkoutp;output clkoutn;OBUFDS Mytest (.O(clkoutp), .OB(clkoutn), .I(clkin));endmodule OBUFDS Mytest
2013-11-04 10:32:11 12328 1
VbyOne Spec
2013-03-18
空空如也
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