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转载 将有符号十进制数转换成二进制

function [numbin] = dec2binPN(numdec,N) %判断输入数正负 if (numdec >= 0) %正数转二进制 numbin1 = dec2bin(numdec,N); else %负数转二进制 numbin1 = dec2bin(abs(numdec),N);

2016-05-28 11:48:56 5071

原创 调试的一段小代码

main(){int c=2;//coutprintf("%d\n",EOF);printf("%d\n",c);//printf("%d\n",c==1);while(c=getchar()!=EOF)  //c==getchar()!=EOFprintf("%d\n",c);//printf("%d -at EOF\n",c);retur

2016-05-26 15:50:13 383

原创 Modelsim文件读取问题与matlab文件写入

reg [15:0] data_mem[3:0];//[1239:0];initial begin $readmemh("ztq1.txt",data_mem); //将sin.txt中的数据读入存储器data_mem end    reg [11:0] i;always @(posedge clk or negedge rst_n) begin if(!rst_n)

2016-05-11 15:10:40 3004

转载 MATLAB信号处理仿真-基带脉冲成形的数字滤波器

本次我们探讨另外一个在本科阶段让我们头痛的东西,通信原理之必考曲目,拼死也要背下来的内容,基带脉冲成形。然而俺对这个东西的理解和认识却是在本科以后的事情。早年(比如[黑][社][会]大佬用摩托罗拉的手机砸人的时代)的基带成形都是用模拟电路做的,那会儿的数字电路密度极低,想想大学本科数电实验里面的各种74系列芯片,如果用这个东西拼个数字滤波器估计会疯掉。况且,就算有数字滤波器,高速高精度的A

2016-05-09 10:08:01 1800

转载 Systemverilog的一个牛人总结

Systemverilog数据类型l       合并数组和非合并数组1)合并数组:存储方式是连续的,中间没有闲置空间。例如,32bit的寄存器,可以看成是4个8bit的数据,或者也可以看成是1个32bit的数据。表示方法:数组大小和位,必须在变量名前指定,数组大小必须是【msb:lsb】Bit[3:0] [7:0] bytes   ; 2)二维数组和合

2016-05-04 01:14:01 6146

大小写转换

从一个文本文件读取正文,将其中的小写字母转化成大写字母,大写字母转换成小写字母,其他字符不变,然后输出到另一个文本文件中保存。

2015-06-30

基于51单片机全自动洗衣机

包括keil环境下的c语言代码和proteus的仿真

2015-06-23

基于FPGA的序列信号发生器

该代码是用状态机组织的序列信号发生器,是学习状态机的很好的代码

2015-06-23

基于FPGA的数字示波器

该代码是基于FPGA的数字示波器的代码,编程语言是verilog,开发环境是Quartus II

2015-06-23

基于FPGA的矩阵加法器

该代码是基于FPGA的矩阵加法器的代码,用VHDL编写,可以很方便的进行修改成任意矩阵加法,移植性好

2015-06-23

基于FPGA的矩阵乘法器

该代码是基于FPGA的矩阵乘法器的代码,可以实现32x32大小有符号矩阵相乘,开发环境是ISE,用modelsim进行仿真

2015-06-23

基于FPGA的数字电压表

该代码是用VHDL编写的数字电压表,代码的移植性很好

2015-06-23

基于FPGA的别踩白块儿游戏

这是一个用verilog硬件描述语言写的FPGA上的别踩白块儿游戏,工程建立在altera的quartus ii上,提供了一种比较好的编程思路,可以根据该程序的思想写出更多的游戏作品。

2014-12-10

空空如也

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