weixin_47032674的博客

原创 verilog中实现FFT的代码（需要请自取）

verilog中实现FFT的代码（需要请自取）1.FFT（Fast Fourier Transform），快速傅立叶变换，是一种 DFT（离散傅里叶变换）的高效算法。在以时频变换分析为基础的数字处理方法中，有着不可替代的作用。2.FFT原理介绍3.重要特性4.FFT的设计设计说明为了利用仿真简单的说明 FFT 的变换过程，数据点数取较小的值 8。如果数据是串行输入，需要先进行缓存，所以设计时数据输入方式为并行。数据输入分为实部和虚部共 2 部分，所以计算结果也分为实部和虚部。设计采

原创 IE8浏览器提示网页上有错误，怎么解决？

最近在使用ie8的时候发现在提交订单的时候网页左下角提示，网页上有错误。使用了很多方案都没有起作用，最终更改了兼容性视图就可以了。步骤如下:1，浏览器右上角工具2，选择兼容性视图设置3，选择将网站地址添加4，重新打开ie8，就可以了。上述方案仅仅提供一种可能可行的方案。希望能帮到大家。谢谢。

原创 ERROR:iMPACT:583的解决方案

问题: ERROR:iMPACT:583 - '1': The idcode read from the device does not match the idcode in the bsdl File.大家好我是松花江路2600号。最近在使用vivado固化mcs文件的时候发现出现了上述的报错。

原创 2021年oppo哲库数字IC岗位手撕代码真题（含：握手信号、自动售卖机、序列发生器、根据RTL写verilog）

使用握手信号实现跨时钟域数据传输等等

原创 verilog实现半整数分频（简单版）

大家好，最近写了一下半整数分频的verilog代码（半整数是指含有0.5的小数，如2.5， 3.5， 4.5， 6.5，等等），进行了仿真和验证，下面将代码附上，需要请自取。

原创 verilog实现分频（奇数分频，偶数分频，且50%占空比，通用版本）

大家好，最近写了几个分频器。实现奇数分频和偶数分频效果，且占空比满足50%，代码已经经过测试，需要可自取。感谢关注。

原创 verilog实现分频（奇数分频和偶数分频，通用版）

大家好，最近写了一些分频器的设计，发现奇数分频和偶数分频是比较常用分频效果，所以写了一个比较简单的分频代码，适用于奇数分频和偶数分频，代码已经经过测试，需要可自取。

原创 SPI通信在Verilog中的实现（简单版）

大家好，最近试了很一些spi通信在verilog中的实现方案，最终写了一个比较简单的方案。分享给大家，代码需要可自取。

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软件安装管家资源整理(2022年7月15更新)

原创 m序列原理和simulink和verilog实现

m序列原理和simulink和verilog实现

原创 matlab中双y轴绘图，如何单独修改纵坐标颜色？

matlab中双y轴绘图，如何单独修改纵坐标颜色？

原创 verilog中产生方波的代码

verilog中产生方波（附代码）

原创 matlab非线性误差的计算（附代码）

1.从公式来说，非线性误差（Non-linearity error）的计算公式（单位和Y，X有关）：非线性误差=100*|Max(Y-Y0)|/（Xmax-Xmin）2，为了便于分析不同y值下非线性误差，取无量纲下的非线性误差（单位是百分比） ：非线性误差=Max(Y-Y0)|/max(Y)举例：求x和y之间的非线性误差，其中x = [ 1 2 3 4 5 6 7 8 9 10 ];y = [ 10 21 35 44 50 66 79 99 120 150];x = .

原创 什么是BCD码？设计一个BCD译码器，输入是0-9。

回答：BCD英文是binary coded decimal，是一种用二进制表示十进制的数码。BCD译码器使用4位二进制表示十个数，所以也叫做4-10线译码器。图：4-10译码器原理图Module decoder4_10(Input [3:0] indata ;Output [9:0] outdata ;);//方法1always@(*)begin case(indata)4’b0000: outdata = 10’1111_1111_10;4’b0001: outd.

原创 输入一个8bit数，输出其中1的个数。如果只能使用1bit全加器，最少需要几个，请使用verilog进行描述？（附verilog代码）

回答：7个。解释：全加器是full_adder，实现两个二进制相加求和的过程。其中，Ai是被加数，Bi是加数，相邻低位来的进位数是Ci-1，输出本位和是Si，向相邻高位进位数是Ci。图1：全加器的真值表下面就8bit数值进行逻辑结果上的梳理：图2：不同颜色代表不同权重（核心重点）下面就图2中的逻辑进行代码书写：Module full_adder(Input a,Input b,Input cin,Ouput sum,Output cout);Assig.

原创 verilog实现5分频，要求输出50%占空比？（附代码）

回答：一般有3种思路：一是通过计数器和或运算实现，二是计数器和xor运算实现，三是通过状态机实现。下面分别写出上述三种思路对应的代码//方法1：一是通过计数器、或运算实现Module AAA(Input clk,Input rst_n,Output clk_out);Reg clk_pos ;Reg clk_neg ;Reg [2:0] cnt_pos;Reg [2:0] cnt_neg;//进行pos计数器构造always@(posedge clk ..

原创 2021年紫光展锐数字IC笔试题

单选题1. 下面哪些是第三代移动通信的标准？A EDGE B TD-SCDMA C LTE D WIFI2.信号没有定义数据类型的时候，缺省是什么类型？A REG B WIRE C TRI D Z3.下列哪个不是分支语句？A CASE B IF-CASE C REPEAT D CASEZ4.‘timescale 1ns/1psforkBegin #1;endBegin #2;end请问上述代码结束需要等待多久？A 1ns B 2ns C 3ns D 0n.

原创 阿里巴巴2021年数字IC-笔试题

问题1. 检测序列1001001，输入单bit，检测成功的次数用cnt表示，使用verilog描述？Module AAA#(parameter width = 4 ;)(Input clk,Input rst_n,Input data_in,Output reg [width-1:0] cnt);//可以使用真实状态表示,也可以用gray或者binary表示。Parameter idle = 7’b0000000;Parameter s1 = 7’b0000001;Param

原创 MATLAB中FFT的使用说明（含MATLAB代码）

原创 IEEE PDFexpress的登录方式（链接在末尾）

注意：很多小伙伴在参加IEEE会议的时候需要登录 IEEE PDF express 官网进行格式转化。如果官方给的链接打不开，可以直接在百度搜索 IEEE PDF express。则在在此处就可以输入会议编号（会议编号一般在会议官网）直接登录，登录后进行格式转换就可以了。下面我给出登录IEEE PDF EXPRESS的链接。谢谢！IEEE PDF eXpress: Login...

原创 软件安装管家公众号的部分链接

软件安装管家公众号的部分链接【建议收藏】

原创 2022年NEMS线上会议；链接

HOME - IEEE-NEMS 2022 HOMEWelcome The 17th International Conference on Nano/Micro...https://ieee-nems.org/2022/Important Dates:Two-Page Abstract Deadline (both Oral & Poster):January 15, 2022January 31, 2022*Best paper competition: A full paper..

原创 IEEE模板下载链接（可收藏）

IEEE

原创 关于XILINX FPGA FFT IP核的学习笔记

原创 verilog HDL中reg和wire类型的区别

问题：verilog HDL中reg和wire类型的区别回答：1.基本概念的区别①wire型数据常用来表示以assign关键字指定的组合逻辑信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z。②reg型表示的寄存器类型，用于always模块内被赋值的信号，必须定义为reg型，代表触发器，常用于时序逻辑电路，reg相当于存储单元，默认初始值是x。2.在赋值语句中的区别①在连续赋值语句中，表达式右侧的计算结果可以立即更新表达式的左侧。在理解上，相当.

原创 Verilog 串行 FIR 滤波器设计（需要请自取）

串行 FIR 滤波器设计1.设计说明设计参数不变，与并行 FIR 滤波器参数一致。即，输入频率为 7.5 MHz 和 250 KHz 的正弦波混合信号，经过 FIR 滤波器后，高频信号 7.5MHz 被滤除，只保留 250KMHz 的信号。输入频率： 7.5MHz 和 250KHz采样频率： 50MHz阻带： 1MHz-6MHz阶数： 15 （N=15）串行设计，就是在 16 个时钟周期内对 16 个延时数据分时依次进行乘法、加法运

原创 Verilog 数值转换（建议收藏）

大家好，我是松花江路2600号！今天主要对有符号数的十进制与二进制表示以及一些数值变换进行简单的总结。感觉有帮助请点赞收藏哦！感恩常在！首先，定义一个宽度为 DW 的二进制补码格式的数据 dbin ，其表示的有符号十进制数字为 ddec 。1. 十进制有符号数转二进制补码正数的补码为原码。假如十进制数 ddec 为负数，则计算其对应的二进制补码的方法主要有 2 种：将ddec 最高位符号位改写为 1，剩余数值部分取反加一例如，4bit 数字 -6 的数值部分为 4'b0110，取反加

原创 verilog流水线和乘法器的设计（需要请自取）

0.前言：关键词：流水线，乘法器硬件描述语言的一个突出优点就是指令执行的并行性。多条语句能够在相同时钟周期内并行处理多个信号数据。但是当数据串行输入时，指令执行的并行性并不能体现出其优势。而且很多时候有些计算并不能在一个或两个时钟周期内执行完毕，如果每次输入的串行数据都需要等待上一次计算执行完毕后才能开启下一次的计算，那效率是相当低的。流水线就是解决多周期下串行数据计算效率低的问题。1.流水线流水线的基本思想是：把一个重复的过程分解为若干个子过程，每个子过程由专门的功能部件来实现。将多个处理过程在

原创 verilog 数值转换

本文主要对有符号数的十进制与二进制表示以及一些数值变换进行简单的总结。定义一个宽度为 DW 的二进制补码格式的数据 dbin ，其表示的有符号十进制数字为 ddec 。reg [DW-1:0] dbin ;1. 十进制有符号数转二进制补码正数的补码为原码。假如十进制数 ddec 为负数，则计算其对应的二进制补码的方法主要有 2 种：①将ddec 最高位符号位改写为 1，剩余数值部分取反加一。例如，4bit 数字 -6 的数值部分为 4’b0110，取反加一后为 4’b0010，高位改写后为

原创 Verilog CIC 滤波器设计（代码自取）

前言：积分梳状滤波器（CIC，Cascaded Integrator Comb），一般用于数字下变频（DDC）和数字上变频（DUC）系统。CIC 滤波器结构简单，没有乘法器，只有加法器、积分器和寄存器，资源消耗少，运算速率高，可实现高速滤波，常用在输入采样率最高的第一级，在多速率信号处理系统中具有着广泛应用。1. DDC 原理DDC 主要由本地振荡器（NCO） 、混频器、滤波器等组成，如下图所示。DDC 将中频信号与振荡器产生的载波信号进行混频，信号中心频率被搬移，再经过抽取滤波，恢复原始信号，实现

原创 verilog除法器设计（需要自取）

1.除法器原理（定点）和十进制除法类似，计算 27 除以 5 的过程如下所示：除法运算过程如下：(1) 取被除数的高几位数据，位宽和除数相同（实例中是 3bit 数据）。(2) 将被除数高位数据与除数作比较，如果前者不小于后者，则可得到对应位的商为 1，两者做差得到第一步的余数；否则得到对应的商为 0，将前者直接作为余数。(3) 将上一步中的余数与被除数剩余最高位 1bit 数据拼接成新的数据，然后再和除数做比较。可以得到新的商和余数。(4) 重复过程 (3)，直到被除数最低位数据也参与计算。