OpenRisc-21-添加自己的slave IP core到ORSoC并测试

OpenRisc-21-添加自己的IP core到ORSoC并测试

引言
我之前写过一篇类似文章：

http://blog.csdn.net/rill_zhen/article/details/8700937

那篇算是一个比较详细的概述吧，那篇文章把精力主要集中在driver部分，提到ip core的编码时，一笔带过。
这次进一步细化，写一个真的可以work的ip core，加到现有的ORSoC上，结合那篇文章的driver部分，一个真的可以work的东西就诞生了。

本小节实现了一个简单的ipcore：mycore。她的功能也非常简单，实现一个加法运算。
master（CPU）设置mycore的第一个寄存器，和第二个寄存器，mycore将两个寄存器的值相加放在第三个寄存器中，CPU读第三个寄存器来获得计算结果。
这次试验可以看到mycore计算1+2=3。
ok let's go!

 

21.1 ip core的编码和修改
要想在ORSoC里面加入自己的ipcore(本小节以‘mycore’为例)，需要修改三个文件，增加一个文件。
三个需要修改的文件为：arbiter_dbus.v,orpsoc-params.v,orpsoc_top.v
一个需要增加的文件为：mycore.v
如下图：这里需要注意的是，在ORSoC里面共有3个wishbone的arbiter，咱们用的是arbiter_dbus。为什么呢？很简单，instruction那个是取指令用的，很显然不能用；byte那个是8位的，我的是32位的，很显然也不能用。

 

 

 

21.2 概述
一般，添加自己的ipcore到ORSoC，需要三大步：
1>编写符合wishbone interface的ipcore：mycore
2>定义mycore中用到的parameters
3>增加arbiter的slave或者mater接口（本小节是slave）
4>在顶层module例化这个ipcore

当然为了测试验证，还要
5>编写她的driver。

 

 

21.3 rtl编码
下面就逐个把需要修改的文件的内容说一下：
1》编写符合wishbone interface的ipcore：mycore.v

 

 

/*
*
* rill create 2013-03-26
*
*/

`include "orpsoc-defines.v"
module mycore
(     
	wb_clk,			
	wb_rst,		
		
	wb_dat_i,			
	wb_adr_i,			
	wb_sel_i,		
	wb_cti_i,	
	wb_bte_i,		
	wb_we_i,		
	wb_cyc_i,		
	wb_stb_i,	
		
	wb_dat_o,		
	wb_ack_o,		
	wb_err_o,                    
	wb_rty_o
);

input [addr_width-1:0]      	wb_adr_i;
input 			    			wb_stb_i;
input 			    			wb_cyc_i;
input [2:0] 				    wb_cti_i;
input [1:0] 				    wb_bte_i;
input 			      		    wb_clk;
input 			          		wb_rst;
input [31:0] 					wb_dat_i;
input [3:0] 					wb_sel_i;
input 							wb_we_i;
	
output reg [31:0] 		 		wb_dat_o;
output reg 			      	 	wb_ack_o;
output                			wb_err_o;
output  					 	wb_rty_o;

//external parameters
parameter addr_width = 32;
parameter mycore_adr = 0;

	

//local regs
reg [addr_width-1:0] num_1;
reg [addr_width-1:0] num_2;
reg [addr_width-1:0] sum;


parameter s_idle = 2'b000;
parameter s_read = 2'b001;
parameter s_write = 2'b010;

reg [2:0] state = s_idle;

assign wb_err_o=0;
assign wb_rty_o=0;


always @(*)
begin
	sum = num_1 + num_2;
end


always @(posedge wb_clk)
begin
	if(wb_rst)
		begin
			state <