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RSS订阅原创 zynq FPGA学习杂谈记录
1. 关于XADCzynq及7系列FPGA均包含一个XADC硬核模块，含2个12-bit 1MSPS A/D，这东西可以不例化就能正常工作，但若想通过FPGA逻辑访问状态寄存器，则必须例化2. Build-in FIFO注意：对于CoreGen FIFO生成器生成的异步时钟FIFO，在仿真时不要给同源时钟，否则写数据时会多写1个数7系列 1块RAMB36的构成为：R
2016-04-26 21:51:59
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原创 C++较C新功能
读《C++ Primer 第5版》（C++11标准），一些记录1. 列表初始化如：int units_sold{0}; 等价于 int units_sold = 0;
2016-04-26 20:41:46
336
原创 ARM初始化及异常向量表
今天玩zynq的FreeRTOS时，扒启动时又忘记ARM是怎么启动的了，应该是这样：ARM启动时首先找.vectors区间，而该区间就包含了_vector_table（异常向量表），ARM的异常向量表构造如下： 异常类型 复 位 未定义指令 软中断
2016-04-23 00:42:42
4493
空空如也
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