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RSS订阅原创 在使用逻辑分析仪查看时钟时，采样时钟是看不了的。
在使用chipscope来查看输入时钟时，如果输入时钟是chipscope的采样时钟，那么这个时钟线将显示不了高低变化的电平。因为要看的时钟和采样的时钟同步，采样时钟高，输入时钟高，采样时钟低，输入时钟低，因此，在chipscope中就显示不了该时钟线的高低变化。
2013-12-19 11:02:56
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转载 使用Chipscope时如何防止reg_wire型信号被优化掉
随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供了软件层面上的逻辑分析仪，可以帮助我们在线分析芯片内部逻辑。而且操作简单方便。但是往往因为某些原因，有些信号在综合的时候就会被优化掉，就可能会导致我们的设计失败，当然在为逻辑分析仪添加观察信号的时候也无法找到该信号。从而
2013-12-19 10:51:02
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转载 FPGA程序如何模块化设计?
综合与可综合的HDL设计综合的定义综合就是针对给定的电路实现功能和实现此电路的约束条件，如速度、功耗、成本及电路类型等，通过计算机进行优化处理，获得一个能满足上述要求的电路设计方案。 被综合的文件是HDL文件（或相应文件等），综合的依据是逻辑设计的描述和各种约束条件，综合的结果则是一个硬件电路的实现。该方案必须同时满足预期的功能和约束条件。对于综合来讲，满足要求的方案可
2013-12-05 09:41:10
18005
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空空如也
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