2011年06月_平平谈谈才是真

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转载 DDR3和DDR2和DDR的工作原理及技术区别

DDR3和DDR2和DDR的工作原理及技术区别 DDR2与DDR的区别（1）DDR的定义：严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系。 SDRA

2011-06-29 09:39:00 2400

转载如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quartus II) (SignalTap II)

Abstract撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。Introduction使用環境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F89

2011-06-24 21:33:00 2220

原创独热编码

独热编码即 One-Hot 编码，又称一位有效编码，其方法是使用N位状态寄存器来对N个状态进行编码，每个状态都由他独立的寄存器位，并且在任意时候，其中只有一位有效。　　例如对六个状态进行编码：　　自然顺序码为 000,001,010,011,100,101 　　独热编码则是 000001,000010,000100,001000,010000,100000

2011-06-16 15:35:00 938

转载如何使用ModelSim-Altera作電路模擬? (SOC) (Quartus II) (ModelSim)

Abstract在Quartus II雖然可以用Vector Waveform的方式作電路模擬，不過這僅限於簡單的模擬，該如何用ModelSim-Altera配合testbench來做較複雜的電路模擬呢?Introduction使用環境：Quartus II 7.2 SP3 + ModelSim-Altera 6.1g在(筆記) 如何設計邊緣檢測電路? (SOC) (Verilog)，我們

2011-06-15 17:52:00 1470

转载】【FPGA】quartus II 全编译出现时序警告

用quartus II 全编译 dspbuilder生成的project出现时序警告：Critical Warning: The following clock transfers have no clock uncertainty assignment. For more accurate results, apply clock uncertainty assignments or u

2011-06-10 10:06:00 3382 2