fpga编译问题解决

Error: Node instance "     " instantiates undefined entity "     ".今天在编译verilog的代码时，碰到了这个问题，后来检查发现，是自己在工程中只加入了顶层文件，而没有加入底层文件。我用的是quantus 进行编译，解决方法就是先找到所有的底层文件，在quantus的工具栏的file -->open，打开所有文件，然后在project——>add current file to project，重新编译即可。

 Error: Net "read", which fans out to "Sdram_Control:u0|RD1", cannot be assigned more than one value
这是由于对同一变量进行了多次赋值导致的问题，在可综合的Verilog编写中，不要对同一变量进行多次赋值，解决办法：找到这一变量，然后将其多次赋值改为只对其赋一次值。

fpga自定义组件开发遇到的问题：warning：export_1：interface has no signals。在自定义组件中要对组件的接口信号进行设置，组件信号总体上来说有两种：一种是挂在AVALON总线上的，一种是作为IO口用的，在component editer中编辑这些就行了。

No EPCS layout data - looking for section [EPCS-EF3013]
Unable to use EPCS device
Leaving target processor paused
出现这个问题的解决方案是：新建一个文本文档，命名为nios2-flash-override.txt

在这个文本文档中添加如下：

[EPCS-202011]  # EPCS1N (lead-free)
sector_size = 32768
sector_count = 4

[EPCS-202013]  # EPCS4N (lead-free)
sector_size = 65536
sector_count = 8

保存文档，然后将其复制到nios的安装程序的bin目录下面就OK了；