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原创 EtherCAT主站源码 基于FPGA verilog代码

EtherCAT主站源码 基于FPGA verilog代码。

2022-12-01 10:02:03 473 1

原创 EtherCAT主站源码 基于STM32F407和STM32H743两款芯片 通过移植开源SOME主站代码,使两款芯片具有EtherCAT主站功能,支持DC同步功能

EtherCAT主站源码基于STM32F407和STM32H743两款芯片,通过移植开源SOME主站代码,使两款芯片具有EtherCAT主站功能,支持DC同步功能。两款芯片的程序架构基本相同,均采用HAL库实现,程序底层通过ST的cubeMX工具自动生成。硬件上采用STM32F407/STM32H743两款芯片的原生网口,配合PHY芯片和RJ45接口就可以实现,不需要额外器件。应用层: 应用层采用CIA402标准,支持伺服的CSP/CSV/PV/PP/CST模式。PDI数据中断抖动时间: 6-12us。

2022-12-01 09:52:34 2824 1

空空如也

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