- 博客(2)
- 收藏
- 关注
原创 Verilog中reg与wire区别
最近看到不少verilog初学者没搞明白哪些信号该定义为reg,哪些信号该定义为wire,我简要说下,针对输入信号变量必须定义为wire;针对输出信号变量在always中赋值的定义为reg,在assign中赋值的定义为wire;模块中间信号变量在always中赋值的定义为reg,在assign中赋值的定义为wire;知道这点基本就够写可综合电路的代码了,欢迎大家交流
2022-12-18 17:19:21
350
1
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人