2301_76625813
码龄2年
关注
提问 私信
  • 博客:406
    406
    总访问量
  • 3
    原创
  • 154,241
    排名
  • 3
    粉丝
  • 0
    铁粉
IP属地以运营商信息为准,境内显示到省(区、市),境外显示到国家(地区)
IP 属地:陕西省
  • 加入CSDN时间: 2023-02-21
博客简介:

2301_76625813的博客

查看详细资料
  • 原力等级
    领奖
    当前等级
    0
    当前总分
    25
    当月
    0
个人成就
  • 获得13次点赞
  • 内容获得0次评论
  • 获得4次收藏
创作历程
  • 3篇
    2024年
成就勋章
TA的专栏
  • Verilog Bug 小记
创作活动更多

HarmonyOS开发者社区有奖征文来啦!

用文字记录下您与HarmonyOS的故事。参与活动,还有机会赢奖,快来加入我们吧!

0人参与 去创作
  • 最近
  • 文章
  • 代码仓
  • 资源
  • 问答
  • 帖子
  • 视频
  • 课程
  • 关注/订阅/互动
  • 收藏
搜TA的内容
搜索 取消

verilogBUG记录贴

解决办法:添加auroraIP以及axi_interconnectIP核时选择了OOC(Out of context)导致的,重新generate一遍,选择golbal即可。网上类似报错有的说是某个模块input没有上层数据接入,但博主这里报错路径是一个IP核内部信号,这个我是没改过的,所以问题不在这里。
原创
发布博客 2024.10.15 ·
145 阅读 ·
8 点赞 ·
0 评论 ·
4 收藏

verilogBUG记录贴

vivado一直卡在综合阶段,具体表现为ip核下的.dcp .v .vhdl无法生成问题原因:同时打开了两个版本的vivado,重启并只打开一个版本的vivado后成功综合
原创
发布博客 2024.10.15 ·
83 阅读 ·
3 点赞 ·
0 评论 ·
0 收藏

Bitstream generation not allowed for OOC modules: Cannot generate bitstream for Out-of-context modul

问题:生成比特流时报错:Bitstream generation not allowed for OOC modules: Cannot generate bitstream for Out-of-context module implementation.原因:在之前为了生成网表改了setting里的设置。将这行删掉之后再重新生成bit流,问题解决。
原创
发布博客 2024.10.10 ·
160 阅读 ·
2 点赞 ·
0 评论 ·
0 收藏