2301_77101057的博客

原创 Verilog学习笔记（一）

"assign"语句是描述组合逻辑最常用的方法之一。这种方法只须写一个“assign” ，后面再加一个方程式即可。assign语句只能用于对wire类型信号进行连续赋值。采用实例元件的方法像在电路图输入方式下调入库元件一样，键入元件的名字和相连的引脚即可。"always"块既可用于描述组合逻辑，也可描述时序逻辑。"always"块为过程块，其表达式为always@()，当触发条件满足时，其后的语句才能被执行，触发条件列表中的多个条件之间采用“or”来连接。if(!