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原创【体系结构知识学习】——1.模拟器是什么？2.GEM 5模拟器 3.DRAM sim3模拟器

本文介绍了GEM5和DRAMsim3两款计算机系统仿真工具。GEM5是一款模块化的全系统模拟器，整合了M5和GEMS的功能，支持多种CPU模型（Atomic、Timing、In-order、O3）和指令集架构（X86、ARM等），采用C++和Python混合开发。DRAMsim3是周期精确的DRAM仿真器，支持配置不同类型的DRAM参数，通过trace文件模拟内存访问行为。两款工具均采用模块化设计，提供灵活的配置选项，适用于计算机体系结构研究和性能评估。

2025-07-21 11:01:01 1461

原创【模拟器配置】——GEM5+DRAMsim3（一）从创建空白虚拟机开始 Gem5 配置DRAMSim3编译安装过程

、Libtool（把编译、链接、静态/共享库的细节统一封装）。它们协同工作，使开发者只需编写简洁的宏与模板，就能在千差万别的 Unix-like 系统上自动检测编译器、头文件、库依赖，并一键生成可移植的。注意，这里文件夹叫什么名字，后面调用就用什么名字，比如说我这里写的是DRAMsim3-master，之后调用就是用–mem-type=‘DRAMsim3-master’（如 DDR3、DDR4、LPDDR3、LPDDR4、GDDR5、GDDR6、HBM、HMC、STT-MRAM）的。

2025-07-21 10:46:17 728

原创 DDR controller控制器扫盲——1.DDR控制器是什么？2.DDR控制器优化方向

DDR控制器是连接内存与主机的关键接口，通过优化设计可提升系统性能。本文介绍了DDR控制器的架构组成，包括控制接口、命令模块和数据路径模块三大核心组件。重点探讨了两种优化方向：在存储单元层面，采用半行访问技术降低功耗约50%；在控制器层面，新增深度睡眠模式、16位write-X模式等功能。这些改进通过状态机控制、流水线操作和优先级调度等机制，实现了更高效的内存访问。控制器还支持突发访问、多操作并行执行等特性，有效克服了DRAM速度限制。

2025-07-15 17:53:34 1436

原创 DDR controller控制器扫盲——1.DDR是什么？2.DDR物理结构？ 3.DDR访问机制

DDR内存基础概览 DDR（双倍速率同步动态随机存取存储器）是现代计算机的核心内存技术。DDR通过时钟信号的上升沿和下降沿各传输一次数据，实现速率翻倍。从DDR到DDR5，每一代都在预取技术、工作电压和带宽上有所改进，且物理插槽不兼容。DDR物理结构包括Bank（芯片内部存储单元）和Rank（内存条上的逻辑单元），形成层级结构：通道>DIMM>Rank>芯片>Bank>行/列。DRAM访问遵循严格时序：先激活行到缓冲区，再访问列数据，行命中时效率最高，行冲突则需完整关闭/打开流

2025-07-14 19:26:29 1877 1

空空如也

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