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RSS订阅原创 分析Verilog代码之同步FIFO
的时候。满信号：FIFO已满或将要满时由FIFO的状态电路送出的一个信号，以阻止FIFO的写操作继续向FIFO中写数据而造成溢出(
2025-04-28 22:20:00
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原创 基础部分——Verilog篇（5）2025/4/24
用一个指定的标识符(即名字)来代表一个字符串`define 标识符(宏名) 字符串(宏内容)如：`define signal string它的作用是指定用标识符signal来代替string这个字符串它的作用是指定用标识符WORDSIZE来代替数字8在引用已定义的宏名时，必须在宏名的前面加上符号“`”，表示该名字是一个经过宏定义的名字。宏定义不是Verilog HDL语句，不必在行末加分号。如果加了分号会连分号一起进行置换。
2025-04-24 17:30:18
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原创 基础部分——Verilog篇（4）2025/4/23
Verilog HDL语言的运算符范围很广，其运算符按其功能可分为以下几类:基本的算术运算符、位运算符、逻辑运算符、关系运算符、等式运算符、移位运算符、位拼接运算符(Concatation)、缩减运算符(reduction operator)等。
2025-04-23 20:27:46
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原创 基础部分——Verilog篇（3）2025/4/22
模块的端口声明了模块的输入输出口。其格式如下：module 模块名(口1，口2，口3，口4, ………);
2025-04-22 21:53:30
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原创 基础部分——Verilog篇（2）2025/4/21
Verilog HDL是硬件描述语言的一种，用于数字电子系统设计。它允许设计者用它来进行各种级别的逻辑设计，可以用它进行数字逻辑系统的仿真验证、时序分析、逻辑综合。现代集成电路制造工艺技术的改进，使得在一个芯片上集成数十乃至数百万个器件成为可能，但我们很难设想仅由一个设计师独立设计如此大规模的电路而不出现错误。
2025-04-22 20:11:54
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原创 基础部分——Verilog篇（1）2025/4/21
我们可以利用现成的微处理器开发系统，在算法已用C语言验证的基础上，在开发系统工具的帮助下，把该C语言程序转换为专用微处理器的汇编再编译为机器代码，然后加载到样机系统的存储区，即可以在开发系统工具的环境下开始相关算法的运算仿真或运算。一个优秀的有经验的设计师，能通过硬件描述语言的顶层仿真较快地确定合理的系统电路结构，减少由于总体结构设计不合理而造成的返工，从而大大加快系统的设计过程。在算法硬件电路的研制过程中，计算电路的结构和芯片的工艺对运行速度有很大的影响。所谓数据结构就是解决特定问题的相应的模型。
2025-04-22 20:04:11
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空空如也
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