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RSS订阅原创 stm32 USART-中断回显实验 Q&A
当USART1接收到数据触发中断后，中断处理函数会读取接收到的数据，然后立即将其写回发送寄存器，从而实现将接收到的数据回显给发送端的功能；确保各个硬件模块在合适的时钟、中断和电源管理设置下正常工作，在有些需求下可由用户在该函数下自定义这些配置；位于内核中,可用来配置NVIC优先级的寄存器，是HAL库函数HAL_Init函数中的内容；前者是在中断服务函数中编写数据收发过程，后者是在用户文件下中编写数据收发过程；但是不能同时使用否则会冲突，比如同时使用中断和printf函数重定向发送数据；
2025-12-20 19:37:48
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原创 I2C读写EEPROM（AT24C02）Q&A
若在轮询模式下使用while循环，CPU会死等应答信号，造成CPU资源浪费，ACK 检测是硬件的活，CPU 不参与、不等待，全程可以处理其他任务，仅当硬件检测到ACK结果（成功/失败）然后触发中断触发时CPU才花极短时间处理结果，这正是中断模式效率高的核心原因；是CM4的内核外设，其中重装载寄存器的值递减到0，触发一次中断，VAL保存的是当前倒计数的值，若需记录触发中断的次数需要软件记录；为了实现硬件同步，在软件写入之后，寄存器会更新内容，在读的过程中会检查寄存器中的数据是否稳定，从而实现硬件同步的目的；
2025-12-19 16:08:39
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原创 STM32 使用HAL库SPI读写FLASH（W25Q128JV）数据 Q&A
HAL 库通过句柄结构体嵌套初始化子结构体的方式初始化串口，核心是基于 “外设抽象化、配置与状态统一管理” 的设计理念：句柄作为串口的一站式管理载体，嵌套的 Init 子结构体缓存波特率等静态配置参数，句柄直接成员缓存发送状态等动态运行状态，既实现配置与状态分层管理，也避免重复解析寄存器，降低硬件操作成本；弱符号的特性是：如果用户在自己的代码中定义了同名的非弱函数（去掉__weak 重写 HAL_SPI_MspInit），链接器会优先使用用户的函数覆盖库的弱函数；包含硬件关联型的结构体和纯软件型的结构体；
2025-12-18 11:48:24
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原创 stm32 GPIO输出-使用固件库点亮LED灯 Q&A
简单来说：调试看到的0x08是 “分频的编码代号”，RCC_HCLK_DIV4=0x1400U是 “这个代号对应的寄存器实际写入值”，代码会在配置寄存器时完成二者的转换，真正写入到寄存器中的是带偏移的值；RCC_CFGR_PPRE1_Msk 是定义在寄存器CFGR中PPRE1位段的掩码范围，由Pos+位宽推导而来，用于清0位段原有值，是除位段位置是1其余位都为0的值；HSI是片上内部晶振用于提供时钟；第一个参数选择外设中所要修改的寄存器，第二个参数写需要设定的值，以或运算的方式修改寄存器的值；
2025-12-18 11:45:37
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原创 Python 笔记
本文摘要：本文介绍了Python编程基础，包括print函数、变量与常量、数据类型转换、字符串操作、条件与循环结构、列表与字典、函数定义与使用、异常处理、正则表达式以及常用模块函数等内容。重点讲解了字符串的切片索引、列表生成式、字典遍历、递归函数、lambda匿名函数等核心概念，并通过示例代码展示了各种语法结构的实际应用，如文件操作、数据验证、格式化输出等。文章还涉及Python3.11新特性如结构模式匹配，以及迭代器、生成器等高级特性，为Python初学者提供了全面的语法参考和实践指导。
2025-10-10 11:24:38
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原创 模电、信号笔记
电容二极管：功能：用电压控制电容（电压调谐LC震荡电路）二极管两端施加大电压可忽略导通压降静态工作点：为了让信号获得最大的动态范围，电路提供的中间状态。（在电路中叠加直流电源是不影响信号和信息的，为的是为了让信号获得最大的动态范围）三极管：小电流控制大电流 Ic=βIb Ie=Ic+Ib Ie≈Ic（β>>1）所谓放大就是控制，等比例的控制。晶体管的三种工作状态：（考虑PN结的伏安特性曲线）
2025-09-23 19:43:12
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原创 C 语言笔记
/定义长度为5的数组，完全初始化 int i[5] = {1,2,3,};//未完全初始化未初始化的位为0//未初始化，所有位是垃圾值//清零。
2025-05-20 20:45:53
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原创 FPGA DDS（Direct Digital Synthesizer）信号发生器
将N的高12位传到相位累加器，N的低20位只与K值相累加。例：令k=1,即每个时钟周期相位累加器自加1，直到低20位全部为1时溢出向高位进1,也就是说将rom的0地址读取了2的20次方次，溢出后进位再去读取rom的1地址同样读2的20次方次，也就是rom中保存的每个波形的每个。也就是说第一个波形的存储范围是rom的读地址到第4096个地址，第二个波形的存储范围是紧接着的4096个地址（mif文件的合并），依次类推。都会被读取2的20次方次，那么输出信号的时钟频率就会是参考时钟的1/2的20次方倍。
2025-04-04 17:07:07
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原创 数字电路基础
左边第一位按照0110循环变换，左边第二位按照00111100循环变换，后边的位数依次类推；正数是本身，负数是反码加1，符号位保持不变；卡诺图的相邻性，只有一个符号不同相邻方便化简。正数是本身，负数是符号位不变其余位数取反；另一个逻辑式代入所有A的位置等式仍成立；
2025-04-04 15:21:11
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原创 频率计 等精度测量法
软件闸门是人为规定的时间段，实际闸门是软件闸门按照被测时钟同步的时间段。两个时间段不一定相等。实际闸门一定是被测时钟信号周期的整数倍，但软件闸门可能与实际闸门相差正负一个被测时钟周期。相当于消除了这正负一个时钟周期的误差。标准时钟信号是已知量，在实际闸门时间下对标准时钟信号的周期数进行计数，计为Y（有误差）。实际闸门时间下对被测时钟的周期数进行计数，计为X（无误差）.减小误差：1.增大软件闸门时间。2.提高标准时钟信号频率。Fx=X*Fs/Y(用Tx建立等式)
2025-03-12 19:52:06
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原创 串口 RS485
RS485： 双向、半双工通信协议，信号采用差分传输方式（抗干扰能力更强）。差分信号：通过比较两路信号的差值来确定信号的内容。RS232：双向、全双工通信协议，单端传输方式。
2025-03-10 21:51:59
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原创 CycloneⅣ E PLL_ip
由于延时，外部时钟与输入信号在进入时FPGA后不能保证仍然满足原来的相位关系，使用源同步模式会调整布局布线使得延时相同，保持时钟与输入信号的相位关系。一般用于高速数据接口。对外部输出时钟补偿输出时钟无延时，不对PLL内部时钟补偿。建议将时钟进行输出。对PLL内部时钟补偿，不对外部输出时钟补偿。建议使用在内部寄存器上。PLL不对任何时钟网络进行补偿。PLL内部时钟与输出时钟均有延时。
2025-03-05 16:11:22
272
原创 FPGA 状态机分类
一个always模块采用同步时序描述状态转移，另一个always模块采用组合逻辑判断状态转移条件，描述状态转移规律及其输出。：一个always模块负责状态转移，一个always模块负责判断状态转移条件，还有一个always模块专门描述状态输出。：状态转移，输入输出都放在一个always模块中。
2025-02-26 19:08:00
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原创 FPGA 状态机编码方式
相邻两个状态只有一个比特位发生变化，这不仅能消除状态转换时由多条信号线传输时造成的传输延造成的毛刺，还能降低功耗。资源占用情况介于二进制码和独热码之间。：有几个状态就需要几位二进制数。需要的位宽比较多但是节省组合逻辑资源（fpga中的组合逻辑资源较少但寄存器资源较多）。可在高速系统中运行。中状态的个数小于4个使用二进制码，状态个数在4到24个使用独热码， //状态个数大于24个就是用格雷码。位宽少但在综合时无法进行比较器的优化使用的组合逻辑资源较多。中无论状态的多少都推荐使用独热码。
2025-02-26 19:06:17
386
原创 tb中clk与rst的赋初值
初始赋值使用阻塞赋值也不会引发明显的问题，但使用非阻塞赋值是一种更为规范和安全的做法，特别是在复杂的测试平台中，能有效避免潜在的时序问题。实际上，在这个简单的测试平台中，对于。
2025-02-25 11:11:51
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原创 HDLbit例题Verilog
6.创建一个实现NOR门的模块。NOR门是输出反转的OR门。用Verilog编写NOR函数时需要两个运算符。2.构建一个没有输入且一个输出常数为0的output的电路。7.创建一个实现XNOR门的模块。4.创建一个实现NOT门的模块。5.创建一个实现AND门的模块。
2025-01-17 21:38:28
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原创 初学FPGA
localparam参数定义不能通过实例化修改，只能在模块内部使用；“=” 阻塞赋值顺序执行赋值，“<=”非阻塞赋值并行执行赋值；parameter参数定义可通过实例化在顶层文件中修改；代码固化，掉电后重新上电任可以执行代码（.jic文件）；wire型变量真实映射为一条物理连线；reg型变量真实映射为物理寄存器；quartus_prj项目文件。波形仿真（.v仿真文件）；
2024-12-31 19:45:09
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原创 博客摘录「 Verilog基础入门」2024年9月25日
复位拉高拉低都是等待时钟边沿才将key赋值给led；复位拉高立刻赋值，复位拉低等待边沿才赋值。（1）同步复位的D触发器。（2）异步复位的D触发器。
2024-09-25 10:45:15
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