背景
大一下的时候懵懵懂懂选了计组(培养计划建议大二下学)这门课,万万没想到这条路一走便是不归路。
路上众多艰难险阻,每一个都仿佛在劝退我这个大一蒟蒻。
1.100学时,极其耗费时间,甚至大二学长们也叫苦连天。
2.群里只有我一个大一,极其不适应和紧张
3.课上几乎听不懂。
4.可怕的实验安排,平均每周都要做一次实验,还要写实验报告(虽然但是要求不太高)
这里附上实验安排表:
历程
- 第一节实验差点被劝退——基于RISC-V指令集写一个求斐波那契数列第n项的代码。并要进阶完成位溢出的代码(这玩意困扰我好久),好在学长们告诉我判断是否溢出就是判断结果是否小于两个加数,如果小于,就是溢出了。嘿嘿,虽然最后的代码可以被称作“屎山”,可是它能跑啊,结果也正确呀,屎山又如何~~
- 后面的实验需要会verilog语言,由于还没学过数电实验的我,一脸懵逼,乐。还得恶补!!!
- 之后2~6的实验说实话好好看猪脚给的文档实现是没啥问题的,就是很耗时间
现在回忆还能想起几个令人烦躁的点:1.Decoder实现需要查阅RISC-V指令集,了解每一位对应的东西,很烦,真的很烦2.调试也很麻烦,几乎需要一步一步运行指令,来和RARS中的正确结果比对寄存器的值,ε=(´ο`*)))唉。3.很耗眼睛,都快花了,乐 - 好在最后坚持了下来,但貌似被卡绩了:84——3.3,呜呜呜~~,不过还是要感谢猪脚的陪伴和帮助过我的学长们,嘻嘻
代码的一些解释
vsrc文件夹是猪脚们提供好的,内含PDU等一系列文件代码,目的是可以生成Bit stream,在FPGA板上运行。