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RSS订阅原创 使用verilog实现四位的加法器
综上所述，"(A[1] & B[1]) | (A[1] & carry[0]) | (B[1] & carry[0])"这个表达式用于计算在4位加法器的第二位上是否产生了进位。代码中的"(A[1] & B[1]) | (A[1] & carry[0]) | (B[1] & carry[0])"是计算第二个位的进位信号carry[1]的表达式。总结："A[0] ^ B[0]" 表示计算输入A和B的最低位的异或结果，得到4位加法器的第一个位的和。- 如果A[0]和B[0]相同（都是0或都是1），结果为0。
2024-11-27 15:20:46
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原创 牛客网VL3 奇偶校验
3.当sel想输入为1时，要进行奇校验，所以bus[]加上check（校验位）一共1的个数要为奇数个，所以先通过异或运算运算出bus[]是有奇数个1还是偶数个1，如果有奇数个1那么check为0，就可以保证有奇数个1，则成功进行了奇校验；如果bus[]有偶数个1，那么再加上一个1，就变成奇数个1了，所以给^bus[]取反赋值给check就可以满足条件了。（1^0^0= 1）则表示有奇数个1。所以当对一个完整的比特进行异或时，为零则有偶数个1，为一则有奇数个1。（1^1^0=0）表示有偶数个1。
2024-11-25 21:25:37
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原创 牛客网verilog练习VL2 异步复位的串联T触发器的讲解和笔记
1.什么是异步复位：在任何时候只要给到需要复位的信号时，就立刻复位；相对的就是同步复位，即只能在时钟周期处于上升或下降沿时才可以复位。（1）尽量少只用复位，尽量使用同步复位，异步复位使用“异步复位，同步释放”，尽量使用高电平复位。所以该题就是把第一个T触发器的输出Q给接到下一个T触发器的输入口，即串联两个T触发器。2.T触发器：（模电真有点没学好，只知道是时序逻辑，具体内容都忘了）大白话：输入为1的时候，输出取反。输入为0，输出保持不变。第二题：答案很多就不写了，只写了学到的东西和思路。
2024-11-12 21:18:49
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空空如也
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