2401_84269545的博客

原创 FPGA小记

发送端：串并 接收端：并串接口：clk rst_n uart_en tx_data (发送二进制的数据)txd 发送端 uart_state（状态）2.rst_n 默认低电平有效，数据复位，当处于高电平时，程序正常工作。3.tx_data 输入信号4.当使能信号uart_en上升沿到达后，开始低位传输5.当没有uart_en时，开始位1。