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RSS订阅原创 quartusII的hardware setup不识别USB
在安装完quartus后，用hardware下载sof文件，但是hardware setup只有NO hardware选项，没有USB选项。这是因为电脑没有装USB-blaster驱动，将USB下载器连上电脑，打开设备管理器，找到USB-blaster，（一般前面会有感叹号，说明连接上了下载器，但是没驱动），右键选择更新驱动，选择计算机查找，驱动位于quartus＼drivers＼USB-blaster，选项全✓，安装完成后刷新一下设备管理器，如果出现altera USB-blaster说明驱动安装成功，如
2022-09-01 17:10:11
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原创 2022-5-20
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录从inout分析工作原理和高阻态：Verilog中三态门的原理图及代码描述：module v_three_st_2 (T, I, O);input T, I;output O;assign O = (~T) ? I: 1’bZ;endmodule当控制信号T=1时，管子被置为高阻态，输出O为高阻态；当控制信号T=0时，管子开通，输出O=输入I。（跟控制信号T是高有效或低有效有关）inout信号可以使用三态门模.
2022-05-20 15:27:26
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原创 2021-03-04
vivado定义了参数，但是综合时报告缺少参数［synth 8-2328］missing argumentsfor macro xxxx首先找一下定义该参数的文件，可以将定义文件include到本文件中，或者将定义文件设置为global include。如果还是报告缺少参数，需要检查一下工程中是否添加了undef文件，而该undef文件干扰了其他的define参数...
2021-03-04 16:43:54
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原创 2021-02-23
Linux修改文件夹权限cd到想要修改文件夹的上一级，如果想要修改a文件夹及子文件夹的权限，命令：chmod -R 755(自己读写，其他人不能写)/777（所有人均可读写） a/
2021-02-23 08:58:13
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原创 2021-02-20
FPGA工程约束设计tips完成综合之后就可以对时钟进行初步检查约束了。1.打开综合的design2.打开report timing summary3.打开report clock interaction（时钟域之间的关系），找出红色
2021-02-20 10:42:58
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原创 2021-02-18
FPGA中，两个mmcm不能接在同一个板级时钟引脚上因为每一个mmcm在生成时默认生成了ibuf，而同一个FPGA引脚只能有一个ibuf，虽然可以手动取消IP中的ibuf，手动添加，但是会影响板上的时钟分配，产生不确定的时钟影响。（mmcm生成的都是同步时钟）...
2021-02-18 18:43:16
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原创 2021-02-08
vivado下载ltx后刷新不出ilatcl界面显示the debug hub core was not detected原因可能是：1.dbg_hub没有时钟或者时钟为0/1，可以直接打开综合网表，看一下hub的时钟2.给hub或者ila的时钟不对，打开综合网表检查3.debug的时钟频率低于jtag频率，提高debug时钟频率或者降低jtag频率...
2021-02-08 13:34:23
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空空如也
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