简易数字信号分析仪中的曼彻斯特码同步

博主分享了在2011年电子设计大赛E题中,如何使用FPGA和Verilog HDL解决曼彻斯特码同步信号提取的问题。通过计数器和寄存器的配合,在系统时钟下,当检测到曼彻斯特码的高电平,比较计数器和预设值,适时产生脉冲信号,修正了原有代码的错误。
摘要由CSDN通过智能技术生成

上篇所转载的简易数字信号分析仪中从曼彻斯特码提取同步信号的代码我试了。烧到板子上,用示波器查看时波形有误。

这是难点之所在(补出脉冲信号),采用的办法是应用计数器。采用一计数器counter和一个寄存器value,counter在系统时钟clk下计数,当clk_1 = 1时,也即遇到clk_1的高电平时,将counter的当前值与value进行比较,如果counter的当前值大于value,将counter当前值赋于value,之后counter清零,再次计数,当counter的当前值等于value/2时,这时,应该补出一个脉冲信号。

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