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RSS订阅原创 Vitis 2023.2 避坑指南：U280 RTL Kernel 仿真全过程（后续）
注意这两行，这是user-host.cpp里面的，必须最后必须是两个0，才知道是从HBM[0]分配内存，和前面对应上。好了，我屈服，12kb就12kb，那12kb能对得上就好，然后发现12kb完全对不上。好了，下面展示最终版本的user-host.cpp，如果使用这个能跑通，这个01工程就真正移植完成。哦对了，这里记录一下，除了host还有其他验证手段，后面看一下，这样实在太折磨我了。注意最下面的两行，指引sp连接HBM[0]，以后要注意！按照上面的修改完，发现输入16kb，输出12kb，还是不行。
2026-02-10 23:23:24
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原创 Vitis 2023.2 避坑指南：U280 RTL Kernel 仿真全过程
首先点击左上角的application ，build一次，然后点击system project的硬件仿真界面，build一次。此处选取01工程（先说清楚，这里和传统的工程有所区别，是只导入host和.xo文件，并没有添加.xsa文件，而且只进行硬件仿真，没有进行上板）左下角有三个，软件仿真，硬件仿真，和硬件导入。只导入.xo文件不支持软件仿真，我没有板卡，因此使用硬件仿真。Tool——创建和打包新IP——打包当前工程——选择IP存放的位置（在工程下创建个ip_repo文件夹即可）——finish。
2026-02-09 22:51:59
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原创 基于AXI模块的视频流传输（硬件基础篇）
其中两位数据还是无效数据，也就是说一次传输1字节数据，还有行场同步信号，但是接口要求输入消隐信号，以及不间断的2字节信号，这样之后，才能给我们去转stream协议，厂商估计觉得太麻烦了，所以干脆自己写了一个，刚好我翻到源代码，我讲一下实现方法：先将2字节的数据拼接好然后写入fifo，然后一有数据读使能就拉高就行了（虽然你可能觉得这不就是一个一个慢慢传吗，那没办法啊，人家写了那直接用就行了，会个fifo真能走天下了）。这个模块很不错，可以通过ps端去配置时钟，具体逻辑我不知道，但是不影响使用。
2025-10-04 22:56:30
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原创 Vivado SDK中platform，例程之间的关系，以及ila使用步骤（SDK平台）
完成后会生成一个新的工程再project explorer（sdk左边的界面），然后这个工程就是对应platform里的，然后直接进入新工程/src/main文件，把整份文件完完全全改为原来的工程的src文件的main文件。本人纯小白，大二主要学习PL端，大三报名了FPGA创新创业大赛，需要用zynq7020进行开发，找了客服要了板子例程，第一次接触到PS端（印象中stm32就是），各种库函数数不胜数，目前正在学习中，但是既然例程是ps开发居多，那就稍微学习一下ps端。6、运行就不展示了，展示如何调试。
2025-10-01 21:29:33
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空空如也
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