论文图表自动编号 & 一-1改1-1 & 图题从0开始的问题

一、论文图标自动编号

1、设置"一级标题"为"自定义多级列表"

a.选中样式为"一级标题"的文本,然后点击方框中的选项,如下图所示。

b.选择   "定义新的多级列表", 并进行如下图所示的设置,之后点击"确定":

2、给图片添加自动标号

a.单击选中图片,选择"引用"选项卡中的"插入题注",然后按照图片中的步骤继续操作

b.点击确定后,再点击"编号"勾选图示选项后,点击确定

c.最后点击"题注"对话框中的确定,退出后即可看到图注添加成功

二、"一-1"改"1-1"

1、问题原因:

如果出现了下图所示的情况,说明你的"标题一"中的序号用的是汉字"一",而不是阿拉伯数字"1"

2、解决方法:

a.右击标题一,也就是图中的"第一章",选择"调整列表缩进",在"编号样式"中选择图示样式,如下图所示,然后点击"确定"

b.此时你会发现,标题改了,但是图题还未恢复

c.Ctrl+a 选中全部,松开Ctrl+a后,再按  F9,更新域,更新完成后你会发现下图所示效果

Yeah!

注:

如果你还是想用汉字一,作为章号,那么可以按照步骤a 中的方法改回去,但是不要更新域,这样就可以保证图题不变了

     三、图题从0-1开始的问题

可以按照 "步骤一"(最上面的方法)进行修改

### Vivado 中粒化子模块的操作指南 #### 1. 子模块实例化的概念与优势 在 Vivado 设计环境中,可以利用其特性实现在顶层模块中不断实例化子模块的功能,从而实现多模块联合仿真。这样做能够简化 testbench 的编写工作,因为不需要为每个子模块单独编写测试平台代码[^1]。 然而,这种方法也有局限性:它仅提供了个针对整个系统的单测试平台,使得难以独立地对各个组件进行全面细致的检验。因此,在某些情况下可能需要考虑其他方式来进行更加精细级别的调试和验证。 #### 2. 实例化过程中的注意事项 当在个较大的项目里使用 Verilog 或 VHDL 进行硬件描述编程时,经常涉及到将较小的功能单元组合成更大的结构体。在这个过程中,“模块实例化”扮演着至关重要的角色。对于 Verilog 来说,这通常意味着要在父级(或称为“顶级”)实体中引入并配置好下层元件的具体属性及其输入/输出接口定义[^4]。 具体而言,为了成功完成这操作,开发者应当遵循以下几点建议: - **端口匹配**:确保所使用的信号名称以及它们之间的连接关系完全符合预期的设计意- **参数传递**:如果目标 IP 核含有可调整设置项,则可通过指定相应的初始值来定制其实现细节; - **命名约定**:采用统且易于理解的方式给定各部分对象的名字,比如前缀加上原始文件名的形式; #### 3. 参数化实例化技术的应用场景 有时,设计者希望能够在不变底层逻辑的前提下灵活更些常量数值或是行为模式。此时便可以用到所谓的“参数化”。例如,假设某个特定电路块接受外部提供的频率作为参考源之,那么就可以让该参数成为用户可控变量的部分,进而方便后续维护期间快速适应新的应用场景变化需求[^2]。 ```verilog // 定义带参子模块实例化语法示例 module top_module ( input wire clk, output reg [7:0] led_out ); // 声明局部参数用于自定义子模块的行为特征 localparam WIDTH = 8; // 对名为 'sub_mod' 的子模块进行实例化,并传入宽度参数 sub_module #(.WIDTH(WIDTH)) u_sub_mod( .clk(clk), .data_out(led_out) ); endmodule ``` 上述代码片段展示了如何通过 `localparam` 关键字设定个本地范围内的固定值,并将其应用于即将创建的新实例之中。这种做法既提高了代码重用率又增强了灵活性。
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