基于Vivado的FPGA学习笔记八之从串口接收

已于 2024-07-29 22:56:38 修改
阅读量191 收藏 3
点赞数 2
文章标签： fpga开发 学习 笔记
于 2024-05-11 22:01:59 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/C_Primer_plus_/article/details/138730517
版权

一、设计思路

1、怎么检测起始位?

a.采用两个D触发器进行边缘检测

       

4405a565397f442eb0fef9528551f11d.jpeg

截自小梅哥FPGA文档

        

2、采样时钟和采样频率应该怎么设计?

a.将一位数据分为16份,采样频率为波特率的16倍,假定波特率为115200,则计数器计数周期为

bps_DR:1_000_000_000 / 115200 / 20(时钟频率为50HZ) / 16

每次系统时钟上升沿到来,div_cnt开始计数,计数到bps_DR清零

b.每次采样都在一个计数周期内的中心点进行采样

assign bps_clk = (div_cnt == (bps_DR / 2))1?0

3、怎么判断接收到的数据是1还是0?

a.每次检测到bps_clk上升沿的时候,将采样的数据存在变量bps_cnt中(1位起始位8位数据位1位停止位,每位数据分成16份,所以bps_cnt一共160个数据)

b9ed88bb86aa4628b075624d59e5b56f.jpeg

截自小梅哥FPGA文档

b.起始位:将bps_cnt中的6、7、8、 9、 10、 11六位数据进行相加,结果一共有7种可能性:0,1,2,3,4,5,6。结果大于3认为是数据1,否则认为是数据0。数据位和停止位处理办法一样。

二、代码实现

`timescale 1ns / 1ps

module my_uart_rx_byte(
    Clk,
    Reset_n,
    Uart_rx,
    Baud_set,
    Rx_byte,
    Rx_done
);
    input Clk;
    input Reset_n;
    input Uart_rx;
    input [2:0]Baud_set;
    output reg[7:0]Rx_byte;
    output reg Rx_done;
    
    reg[1:0]r_rx_data;
    wire pos_edge;
    wire neg_edge;
    reg [8:0]bps_DR;
    reg Rx_EN;
    reg [8:0]bps_div;
    wire bps_clk;
    reg [7:0]r_rx_num;
    reg [2:0]start_bit;
    reg [2:0]Data_bit[7:0];
    reg [2:0]stop_bit;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        r_rx_data <= 2'd0;
    else begin
        r_rx_data[0] <= Uart_rx;
        r_rx_data[1] <= r_rx_data[0];
    end
    
    assign pos_edge = (r_rx_data == 2'b01)?1:0;
    assign neg_edge = (r_rx_data == 2'b10)?1:0;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        bps_DR <= 9'd324;
    else begin
        case(Baud_set)
            0:bps_DR <= 9'd324;
            1:bps_DR <= 9'd162;
            2:bps_DR <= 9'd80;
            3:bps_DR <= 9'd53;
            4:bps_DR <= 9'd26;
            default:bps_DR <= 9'd324;
        endcase
    end
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Rx_EN <= 1'd0;
    else if((neg_edge == 1) && (start_bit < 3'd4))
        Rx_EN <= 1'b1;
    else if((Rx_done) || (start_bit >= 3'd4))
        Rx_EN <= 1'd0;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        bps_div <= 9'd0;
    else if(Rx_EN)begin
        if(bps_div == bps_DR)
            bps_div <= 9'd0;
        else 
            bps_div <= bps_div + 1'b1;
    end
    else
        bps_div <= 9'd0;

    assign bps_clk = (bps_div == (bps_DR/2))?1:0;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n) 
        r_rx_num <= 8'd0;
    else if(Rx_EN)begin
        if(bps_clk)begin
            if(r_rx_num == 8'd159)
                r_rx_num <= 8'd0;
            else 
                r_rx_num <= r_rx_num + 1'b1;
        end
    end
    else
        r_rx_num <= 0;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)begin
        start_bit <= 3'd0;
        Data_bit[0] <= 3'd0;
        Data_bit[1] <= 3'd0;
        Data_bit[2] <= 3'd0;
        Data_bit[3] <= 3'd0;
        Data_bit[4] <= 3'd0;
        Data_bit[5] <= 3'd0;
        Data_bit[6] <= 3'd0;
        Data_bit[7] <= 3'd0;
        stop_bit <= 3'd0;
    end
    else if(bps_clk)begin
        case(r_rx_num)
            0:begin     start_bit <= 3'd0;
                        Data_bit[0] <= 3'd0;
                        Data_bit[1] <= 3'd0;
                        Data_bit[2] <= 3'd0;
                        Data_bit[3] <= 3'd0;
                        Data_bit[4] <= 3'd0;
                        Data_bit[5] <= 3'd0;
                        Data_bit[6] <= 3'd0;
                        Data_bit[7] <= 3'd0;
                        stop_bit <= 3'd0;
            end
            6,7,8,9,10,11:start_bit <= start_bit + Uart_rx;
            22,23,24,25,26,27:Data_bit[0] <= Data_bit[0] + Uart_rx;
            38,39,40,41,42,43:Data_bit[1] <= Data_bit[1] + Uart_rx;
            54,55,56,57,58,59:Data_bit[2] <= Data_bit[2] + Uart_rx;
            70,71,72,73,74,75:Data_bit[3] <= Data_bit[3] + Uart_rx;
            86,87,88,89,90,91:Data_bit[4] <= Data_bit[4] + Uart_rx;
            102,103,104,105,106,107:Data_bit[5] <= Data_bit[5] + Uart_rx;
            118,119,120,121,122,123:Data_bit[6] <= Data_bit[6] + Uart_rx;
            134,135,136,137,138,139:Data_bit[7] <= Data_bit[7] + Uart_rx;
            150,151,152,153,154,155:stop_bit <= stop_bit + Uart_rx;
            default:begin   start_bit <= start_bit;
                            Data_bit[0] <= Data_bit[0];
                            Data_bit[1] <= Data_bit[1];
                            Data_bit[2] <= Data_bit[2];
                            Data_bit[3] <= Data_bit[3];
                            Data_bit[4] <= Data_bit[4];
                            Data_bit[5] <= Data_bit[5];
                            Data_bit[6] <= Data_bit[6];
                            Data_bit[7] <= Data_bit[7];
                            stop_bit <= stop_bit;
            end
        endcase
    end
       
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Rx_byte <= 0;
    else if(r_rx_num == 8'd159)begin
        Rx_byte[0] <= (Data_bit[0] >= 4)?1:0;
        Rx_byte[1] <= (Data_bit[1] >= 4)?1:0;
        Rx_byte[2] <= (Data_bit[2] >= 4)?1:0;
        Rx_byte[3] <= (Data_bit[3] >= 4)?1:0;
        Rx_byte[4] <= (Data_bit[4] >= 4)?1:0;
        Rx_byte[5] <= (Data_bit[5] >= 4)?1:0;
        Rx_byte[6] <= (Data_bit[6] >= 4)?1:0;
        Rx_byte[7] <= (Data_bit[7] >= 4)?1:0;
    end
    else
        Rx_byte <= Rx_byte;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Rx_done <= 1'd0;    
    else if((bps_clk)&&(r_rx_num == 8'd159))
        Rx_done <= 1'b1;
    else
        Rx_done <= 1'd0;
        
endmodule

三、遇到的问题和解决办法

问题1:

        没有考虑开始接收数据的条件

解决办法:

        设计一个RX_EN信号,当检测到下降沿,且起始位的数据是0,则将RX_EN信号置1,当出现Rx_done信号,或起始位的数据不为0(检测到下降沿,但不是真正的起始位)则将RX_EN信号置0

    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        Rx_EN <= 1'd0;
    else if((neg_edge == 1) && (start_bit < 3'd4))
        Rx_EN <= 1'b1;
    else if((Rx_done) || (start_bit >= 3'd4))
        Rx_EN <= 1'd0;

四、功能仿真

1、添加仿真文件

`timescale 1ns / 1ps

module my_uart_rx_byte_tb();

    reg Clk;
    reg Reset_n;
    wire [2:0]Baud_set;
    reg Uart_rx;
    wire[7:0]Rx_byte;
    wire Rx_done;
    
    assign Baud_set = 3'd4;    
        
    my_uart_rx_byte my_uart_rx_byte_tb(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Uart_rx(Uart_rx),
        .Baud_set(Baud_set),
        .Rx_byte(Rx_byte),
        .Rx_done(Rx_done)
);

    initial Clk = 1;
    always #10 Clk = ~Clk;
    
    initial begin
        Reset_n = 0;
        Uart_rx = 1;
        #201;
        Reset_n = 1;
        
        #200;
        uart_tx_byte(8'h5a);
        @(posedge Rx_done)
        #90000;
        
        uart_tx_byte(8'ha5);
        @(posedge Rx_done)
        #90000;
        
        uart_tx_byte(8'h86);
        @(posedge Rx_done)
        #90000;
        $stop;
    end
    
    task uart_tx_byte;
        input [7:0]tx_data;
        begin
            Uart_rx = 1;
            #20;
            Uart_rx = 0;
            #8680;
            Uart_rx = tx_data[0];
            #8680;
            Uart_rx = tx_data[1];
            #8680;
            Uart_rx = tx_data[2];
            #8680;
            Uart_rx = tx_data[3];
            #8680;
            Uart_rx = tx_data[4];
            #8680;
            Uart_rx = tx_data[5];
            #8680;
            Uart_rx = tx_data[6];
            #8680;
            Uart_rx = tx_data[7];
            #8680;
            Uart_rx = 1;            
        end
    endtask   

endmodule

2 、观察波形图

e14ed13e456e476ca6ea60fd35a40b3c.jpeg

五 、设计串口接收多字节数据应用

5.1、设计分析

 5.1.1、定义串口传输协议帧

55 - A5 - XX - XX - XX - XX - XX - F0

协议帧由帧头(0x55 0xA5) + 5字节数据 + 帧尾(0xF0)组成

5.1.2、串口控制LED灯原理和思路

a.接收来自电脑的串行数据并将其转化为多个单字节数据输出

b.对单字节数据进行8字节缓存,判断数据是否为有效帧,提取出正确的控制字输出

c.5字节数据对应5个LED灯,当出现AA时点亮LED灯,其他数据让LED灯保持熄灭

5.2、代码实现

`timescale 1ns / 1ps

module my_uart_rx_ctrl_led(
    Clk,
    Reset_n,
    Uart_rx,
    LED
);
    input Clk;
    input Reset_n;
    input Uart_rx;
    output reg[4:0]LED;
    
    reg [7:0]Mem_Data[7:0];
    wire [7:0]Rx_byte;
    wire Rx_done;
    
    my_uart_rx_byte my_uart_rx_byte(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Uart_rx(Uart_rx),
        .Baud_set(4),
        .Rx_byte(Rx_byte),
        .Rx_done(Rx_done)
    );
    
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)begin
        Mem_Data[0] <= 0;
        Mem_Data[1] <= 0;
        Mem_Data[2] <= 0;
        Mem_Data[3] <= 0;
        Mem_Data[4] <= 0;
        Mem_Data[5] <= 0;
        Mem_Data[6] <= 0;
        Mem_Data[7] <= 0;
    end
    else if(Rx_done)begin
        Mem_Data[7] <= Rx_byte;
        Mem_Data[6] <= Mem_Data[7];
        Mem_Data[5] <= Mem_Data[6];
        Mem_Data[4] <= Mem_Data[5];
        Mem_Data[3] <= Mem_Data[4];
        Mem_Data[2] <= Mem_Data[3];
        Mem_Data[1] <= Mem_Data[2];
        Mem_Data[0] <= Mem_Data[1];
    end
    
    reg r_rx_done;
    always@(posedge Clk)
        r_rx_done <= Rx_done;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        LED  <= 0;
    else if(r_rx_done)begin
        if((Mem_Data[7] == 8'hF0) && (Mem_Data[1] == 8'hA5) && (Mem_Data[0] == 8'h55))begin
            LED[0] = (Mem_Data[2] == 8'hAA)?1:0;
            LED[1] = (Mem_Data[3] == 8'hAA)?1:0;
            LED[2] = (Mem_Data[4] == 8'hAA)?1:0;
            LED[3] = (Mem_Data[5] == 8'hAA)?1:0;
            LED[4] = (Mem_Data[6] == 8'hAA)?1:0;
        end
    end
    
endmodule

5.3、功能仿真

5.3.1、添加仿真文件

`timescale 1ns / 1ps

module my_uart_rx_ctrl_led_tb();
    
    reg Clk;
    reg Reset_n;
    reg Uart_rx;
    wire [4:0]LED;

    my_uart_rx_ctrl_led my_uart_rx_ctrl_led_tb(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Uart_rx(Uart_rx),
        .LED(LED)
    );

    initial Clk = 1;
    always #10 Clk = ~Clk;
    
    initial begin
        Reset_n = 0;
        Uart_rx = 1;
        #201;
        Reset_n = 1;
        #200;
        uart_tx_byte(8'h55);
        #90000;
        uart_tx_byte(8'ha5);
        #90000;
        
        uart_tx_byte(8'haa);
        #90000;
        uart_tx_byte(8'h34);
        #90000;
        uart_tx_byte(8'haa);
        #90000;
        uart_tx_byte(8'h78);
        #90000;
        uart_tx_byte(8'haa);
        #90000;
        
        uart_tx_byte(8'hf0);
        #90000;
        
        uart_tx_byte(8'h55);
        #90000;
        uart_tx_byte(8'ha5);
        #90000;
        
        uart_tx_byte(8'haa);
        #90000;
        uart_tx_byte(8'h78);
        #90000;
        uart_tx_byte(8'haa);
        #90000;
        uart_tx_byte(8'h34);
        #90000;
        uart_tx_byte(8'h12);
        #90000;
        
        uart_tx_byte(8'hf1);
        #90000;
        
        #900000;
        $stop;
    end
    
    task uart_tx_byte;
        input [7:0]tx_data;
        begin
            Uart_rx = 1;
            #20;
            Uart_rx = 0;
            #8680;
            Uart_rx = tx_data[0];
            #8680;
            Uart_rx = tx_data[1];
            #8680;
            Uart_rx = tx_data[2];
            #8680;
            Uart_rx = tx_data[3];
            #8680;
            Uart_rx = tx_data[4];
            #8680;
            Uart_rx = tx_data[5];
            #8680;
            Uart_rx = tx_data[6];
            #8680;
            Uart_rx = tx_data[7];
            #8680;
            Uart_rx = 1;
            #8680;            
        end
    endtask
    
endmodule

5.3.2、观察波形图

f4a69a60a55141efa39eb9f5a283f4cb.jpeg

 6、遇到的问题及解决办法

问题1:板机验证时需要连续发送两组八字节数据,LED灯才会产生变化

问题分析:通过观察波形图发现,LED错过了最后一次数据发送完时产生的RX_done上升沿,直到下一个数据来临时产生Rx_done上升沿时LED才发生变化

32fc8843b6694ca5be12af8677c73ca0.png

解决办法:

将RX_done延迟一拍 

    reg r_rx_done;
    always@(posedge Clk)
        r_rx_done <= Rx_done;
    
    always@(posedge Clk or negedge Reset_n)
    if(!Reset_n)
        LED  <= 0;
    else if(r_rx_done)begin
        if((Mem_Data[7] == 8'hF0) && (Mem_Data[1] == 8'hA5) && (Mem_Data[0] == 8'h55))begin
            LED[0] = (Mem_Data[2] == 8'hAA)?1:0;
            LED[1] = (Mem_Data[3] == 8'hAA)?1:0;
            LED[2] = (Mem_Data[4] == 8'hAA)?1:0;
            LED[3] = (Mem_Data[5] == 8'hAA)?1:0;
            LED[4] = (Mem_Data[6] == 8'hAA)?1:0;
        end
    end

 

 

数字原住民
关注
  • 2
    点赞
  • 踩
  • 3
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
二阶数字锁相环的FPGA实现，基于Vivado2018平台
11-05
仿真平台：Vivado 2018.3 各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器 主要使用IP核：Multiplier，FIR Compiler，dds_compiler 注：仿真时，testbench文件中，输入数据文件目录：$readmemb("D...
FPGA vivado 数码管显示串口数据（两位）
12-26
在本文中，我们将深入探讨如何使用Xilinx的Vivado工具在FPGA上实现数码管显示串口接收到的数据，特别是在一个具体的项目中——AX7035开发板上显示两位数码管。该项目的核心是利用Vivado进行硬件描述语言（HDL）编程...
FPGA入门学习笔记（十一）Vivado实现UART通信接收
weixin_45463952的博客
03-12 738
FPGA入门学习笔记（十一）Vivado实现UART通信接收
FPGA入门学习笔记（八）Vivado实现UART通信发送
weixin_45463952的博客
03-07 865
FPGA入门学习笔记（八）Vivado实现UART通信发送
FPGA学习笔记（四）——串口通信之接收数据（调试过程）
weixin_45719141的博客
05-18 3322
本学习笔记主要参考小梅哥B站教学视频，网址如下: https://www.bilibili.com/video/BV1va411c7Dz?p=1 使用的编译器为Vivado，HDL语言为verilog
zynq学习笔记3，fpga开发流程(基于vivado) testbench
weixin_46564335的博客
04-20 358
仿真中有两个比较典型的 一个是Run Behavioral Simulation另一个是Run Post-implementation Timing Simulation，前一个是行为仿真，不存在时序前后的问题，后一个可以查看时序的先后（如输出信号和激励信号之间有延时），有时还会出现竞争关系产生的毛刺。写好源文件后 编写测试文件，测试文件的功能是给设计好的模块，施加激励，使之有输出，然后查看输入输出是否符合设计要求。1).时序仿真，布线后可进行时序仿真，看输入输出的延迟能不能达到要求，非常耗时。
FPGA入门学习笔记（十六）Vivado设计基于串口校时的数字钟
weixin_45463952的博客
03-21 1066
FPGA入门学习笔记（十六）Vivado设计基于串口校时的数字钟
正点原子FPGA学习笔记4.4——UART串口通信，基于达芬奇开发板 A7
qq_40677883的博客
01-07 1364
学习笔记4.4——UART串口通信
FPGA入门学习笔记（十二）Vivado实现UART接收控制LED任务
weixin_45463952的博客
03-13 1479
FPGA入门学习笔记（十二）Vivado实现UART接收控制LED任务
正点原子FPGA学习笔记4.3——UART串口通信，基于达芬奇开发板 A7
qq_40677883的博客
01-06 1567
学习笔记4.3——UART串口通信 编写UART接收模块
FPGA自学笔记--串口通信实现（vivado&verilog版）
lgk1996的博客
05-01 7451
最近做了两种通信协议的实现的练习（uart，spi），此文介绍uart串口协议（串口发送）的verilog实现和testbench的编写，考虑到还有部分同学使用vhdl，vhdl版本会随后发布。在以后的系列里，还会有介绍spi协议的文章，把我自己学习中遇到的困难和正确的解决方案记录下来，仿真环境为vivado 2018.3.
基于Vivado的FPGA教学平台.7z
01-05
提供的“基于Vivado的FPGA教学平台”包含了一系列的教学材料，包括教程文档、示例项目、练习题和解答，旨在提供一个全面的学习环境，帮助学习者深入理解和应用Vivado进行FPGA设计。 总之，Vivado作为强大的FPGA设计...
Xilinx FPGA原理与实践—基于Vivado和Verilog HDL 课件
05-06
《Xilinx FPGA原理与实践—基于Vivado和Verilog HDL》是一门深入探讨FPGA（Field-Programmable Gate Array）设计技术的课程，主要聚焦于使用Xilinx公司的开发工具Vivado以及硬件描述语言Verilog HDL进行设计。FPGA是...
FPGA纯verilog代码实现串口协议帧解析，提供vivado工程源码及仿真
01-18
内容摘要：请看csdn博文 csdn博文链接如下： ... 注意！注意！注意！ 1、请先认真看csdn博文，觉得有用再买哦； 2、这是工程源码文件的网盘链接；...4、了解vivado仿真文件的设计思路和方法，提供仿真源码；
FPGA开发——D触发器的设计
weixin_63553972的博客
07-24 641
在FPGA开发中完成对于D触发器的实现。
FPGA开发——按键控制LED的实现
最新发布
weixin_63553972的博客
07-29 323
在顶层文件中，使用一个中间变量key_out将按键中的输出赋值给LED模块中的按键标志位输入key_flag。通过我们前面编写的按键消抖的文件和LED文件将按键和LED两个模块进行交互，从而达到按键控制LED的目的。在上一篇文章中我们学习了按键的相关消抖及其使用，在这篇文章当中我们就针对通过按键实现LED的控制。通过波形图我们可以看见当按键按下一次，LED状态切换一次，实现了按键控制LED的功能实现。新建led_ctrl.v文件。2、LED相关设计文件编写。
FPGA开发——呼吸灯的设计
weixin_63553972的博客
07-26 495
呼吸灯的原理主要基于‌PWM（脉冲宽度调制）技术，通过控制LED灯的占空比来实现亮度的逐渐变化。这种技术通过调整PWM信号的占空比，即高电平在一个周期内所占的比例，来控制LED灯的亮度。当占空比从0%逐渐变化到100%，再从100%变化回0%，就实现了灯光亮度由暗到亮，再由亮到暗的循环变化，模拟了人的呼吸效果。‌
AvaloniaUI的学习
lishuangquan1987的博客
07-25 907
官方中文文档：https://docs.avaloniaui.net/zh-Hans/docs/welcome。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值