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原创 AES-128的verilog实现
原理部分可以参考废话不多说直接上代码:主要模块:aes_main模块aes_mainplaintextround_keysstateclkrstciphertext整数k和reg数组round_key用于存储轮密钥。always块用于将round_keys分解成各轮的密钥存储在round_key数组中。mid_value和是用于存储中间数据的寄存器。data和data_1数组用于存储每轮的数据。
2023-09-10 15:59:20 1103 12
原创 A5/1流密码的python实现
总的来说,这段代码实现了一个密钥生成器,使用了三个LFSR以钟控方式生成密钥流,并将生成的密钥流和帧号写入文本文件 "output.txt" 中,以便进一步的使用。密钥的生成受到初始密钥和帧号的影响,因此可以用于加密或解密通信。函数用于模拟一个LFSR的时钟控制动作,根据参数a、b、c、d对T列表进行更新,实现LFSR的移位操作。函数是主要的程序入口点:生成一个随机的64位密钥,用于初始化LFSR的状态寄存器。函数类似于上一个函数,但它在移位时还考虑了密钥位k,即异或了k和LFSR的输出。
2023-09-06 15:59:04 275 4
AES-128,高吞吐量流水线设计
2024-05-08
空空如也
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