Chimmy_951013的博客

原创 23/5/30笔记一

指的是乘数和被乘数输入宽度最大为 18 位的乘法器，由于乘法器电路实现起来较为复杂，如果使用通用逻辑电路来搭建，虽然也能实现相应的功能，但是性能会受到较大的限制，无法运行在较高的时钟频率，从而拉低整个设计的时序性能。因此，Cyclone IV E 中集成了一定数量的硬件乘法器，数量视 FPGA 具体型号，从 15 个到 266 个不等，这些硬件乘法器默认都是18 位的输入位宽。而所谓的硬件乘法器，就是该乘法器电路使用了硬线逻辑设计，在芯片版图设计时功能和布局已经固定，即使不使用，这些乘法器电路也是存在的。