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verilog 语言尝试

• 对于verilog这种硬件描述语言真是一窍不通啊，哈哈，这两天看文档，关于fpga bram的文档，里面的信号以及引脚，但是对于写一个bram初始化还是有些懵逼。今天终于将这个简单的程序写出来了，调试的时候发现bram的out信号输出总是0 ，自己检查了很长时间，完全没有发现错误，最后在老师的指导下，才理解。看软件语言看的时间多了，发现对于硬件语言的和软件语言有很大的不同，差距很大，例如今天的错误就是由于在always语句中写了一个for循环，因为bram是可以读取给定地址的数据的，所以我的想法就是通过for循环将深度和宽度都是16的bram中的数据读取出来，但是我却按照软件的写法实现的，在always语句中的if判定之后，直接执行了16个地址的改变操作，在软件上，这是完全没有问题的写法，但是硬件上这就有问题了。在软件上，我们不需要考虑时钟，考虑器件，在硬件上却不行，时钟是硬件的最基本单位，一个for循环会直接被展开操作，相当于一个时钟上升沿直接执行了16次操作，导致最后的地址还是没有变化（我给的初始值是四位的0，一个16的循环之后还是0），以至于输出全是0，这就很尴尬。最后找来了老师，老师还是厉害啊，感叹。给我指出了这个错误，还是得多多的学习这种思想啊！！！