异步复位管脚伪路径约束 FPGA -- 保证异步信号稳定性

异步复位管脚伪路径约束 FPGA – 保证异步信号稳定性

在数字电路设计中，异步复位是常见的控制信号之一，它用于重置系统状态以及恢复到初始状态。然而，由于它的特性，异步复位会引入大量不稳定性和时序问题，需要特别处理。

在FPGA中，异步复位一般通过一个IO管脚实现。为了避免异步信号对时序的影响，我们可以针对这个IO管脚设置伪路径约束。

什么是伪路径？

在传统的时序分析中，只有在一条数据通路上寄存器与寄存器之间的路径才被认为是真正的时序路径。然而，在某些情况下，某些逻辑的组合可能产生不可预测的结果，因此会存在从一个寄存器到另一个寄存器的非预期路径，我们称之为伪路径。

伪路径产生的原因主要有两个：一个是因为信号在空间上并不是直接连接的，而是经过交错布线等多种方式实现的；另一个是因为信号的延时特性不好确定，有可能比标准值更大或更小，这种不确定性就会导致信号出现未知的路径。

因此，我们需要通过约束的方式告诉时序分析工具哪些路径是我们不需要关注的，即伪路径。

在FPGA开发中，我们可以通过设置伪路径来避免在时序分析中考虑异步复位的影响。

如何设置伪路径？

在Vivado中，可以通过以下代码来设置IO管脚相对于其他信号的伪路径：

set_false_path -from [get_ports