深入浅出IIC协议 - 从总线原理到FPGA实战开发 -- 第三篇：Verilog实现I2C Master核-CSDN博客

本文链接：https://blog.csdn.net/GateWorld/article/details/148098722

第三篇：Verilog实现I2C Master核

副标题 ：从零构建工业级I2C控制器——代码逐行解析与仿真实战

1. 架构设计

1.1 模块分层设计

三层架构 ：

层级	功能描述	关键信号
PHY层	物理信号驱动与采样	`sda_oe`, `scl_oe`
控制层	协议状态机与数据流控制	`state`, `fifo_ctrl`
接口层	AXI-Lite/APB寄存器配置接口	`reg_addr`, `reg_wdata`

模块互联图 ：

1.2 可配置参数设计

用户可调参数 ：
verilog

  parameter CLK_FREQ   = 100_000_000;  // 输入时钟频率  
  parameter I2C_FREQ   = 400_000;      // I2C目标速率  
  parameter ADDR_MODE  = 7'b10;        // 7位/10位地址模式  
  parameter FIFO_DEPTH = 16;           // FIFO深度

动态配置接口 ：
verilog

  // 时钟分频系数实时计算  
  localparam DIVIDER = (CLK_FREQ/(5*I2C_FREQ)) - 1;

2. 关键代码解析

2.1 状态机核心逻辑

状态转移图 ：

9大状态 ：IDLE, START, ADDR, ACK1, DATA, ACK2, STOP, ERROR, WAIT
Verilog状态机代码 ：

  always @(posedge clk) begin  
    case(state)  
      IDLE:  
        if (start) begin  
          state <= START;  
          sda_dir <= 1'b1;  // 主机控制SDA  
        end  
      START:  
        if (scl_high) begin  
          sda_out <= 1'b0;  
          state <= ADDR;  
        end  
      ADDR:  
        if (bit_cnt == (ADDR_MODE[0] ? 10:7)) begin  
          sda_dir <= 1'b0;  // 释放SDA  
          state <= ACK1;  
        end  
      // ...其他状态转移逻辑  
    endcase  
  end

2.2 SDA双向端口控制

三态驱动实现 ：
verilog

  assign sda = (sda_dir) ? sda_out : 1'bz;  
  assign sda_in = sda;  // 输入采样

亚稳态防护 ：
verilog

  always @(posedge clk) begin  
    sda_sync <= {sda_sync[0], sda_in};  // 双寄存器同步  
  end

2.3 SCL时钟生成器

占空比调节逻辑 ：
verilog

  reg [15:0] clk_cnt;  
  always @(posedge clk) begin  
    if (clk_cnt == DIVIDER) begin  
      scl <= ~scl;  
      clk_cnt <= 0;  
    end else begin  
      clk_cnt <= clk_cnt + 1;  
    end  
  end

3. 仿真验证方案

3.1 自动化测试平台

测试用例矩阵 ：

测试场景	覆盖点	预期结果
单字节写	正常ACK	状态机返回IDLE
多字节读	时钟拉伸处理	数据无误
地址无应答	NACK处理	触发ERROR状态
总线竞争	仲裁丢失恢复	自动重传

自动化断言示例 ：
verilog

  assert property (  
    @(posedge clk)  
    (state == ACK1) |-> ##[1:5] $fell(sda_in)  
  ) else $error("ACK未收到！");

3.2 覆盖率分析

覆盖率目标 ：

覆盖率类型	目标值	实际达成
行覆盖率	100%	98.7%
状态机覆盖率	100%	100%
条件覆盖率	95%	92.3%

未覆盖代码分析 ：

  1. 超高速模式(5MHz)下的时序路径  
  2. 从机主动发起传输的异常处理

4. 实战案例：AT24C04 EEPROM读写

4.1 写操作波形分析

写时序图 ：
关键阶段：
1. START + 设备地址(0xA0)
2. 字地址(0x12)
3. 数据字节(0x55)
4. STOP

4.2 读操作代码实现

verilog

task read_eeprom;  
  input [7:0] addr;  
  output [7:0] data;  
  begin  
    // 发送写命令设置地址  
    i2c_start();  
    i2c_send_byte(8'hA0);  
    i2c_send_byte(addr);  
    i2c_stop();  

    // 发送读命令  
    i2c_start();  
    i2c_send_byte(8'hA1);  
    data = i2c_recv_byte();  
    i2c_nack();  
    i2c_stop();  
  end  
endtask

4.3 实测性能数据