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原创 一、Verilog基本知识
Verilog HDL(Hardware Description Language)是一门硬件描述语言,用于对数字电路系统设计建模和仿真,可对算法级、门级、开关级等多种抽象设计层次进行建模。1995年,IEEE 发布第一个Verilog标准(Verilog 1.0),即IEEE Std 1364-1995。2001年,IEEE 发布 Verilog 第二个标准(Verilog 2.0),即 IEEE Std 1364-2001。
2023-09-18 19:23:10
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原创 【FPGA开发/IC开发之时序约束最全面的归纳总结】时序路径基本概念及时序约束分析方法
时序约束和时序分析在FPGA开发和数字IC设计中是重要的概念,本文主要阐述数字电路中时序路径基本概念和时序约束的基本分析方法
2023-09-03 13:54:30
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空空如也
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