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RSS订阅转载 双管齐下筑优势 AMD 扩容中端 FPGA 阵营并延至 2045 + 长期供货
AMD Kintex UltraScale+ Gen 2 FPGA系列（https://www.amd.com/en/products/adaptive-socs-and-fpgas/fpga/gen2/kintex-ultrascale-plus.html）基于台积电高效节能的 16 nm FinFET 架构（与 AMD 的所有 UltraScale+ FPGA 相同），与其他 Kintex 产品在价格、性能和功耗之间取得平衡有所不同。这些工具的仿真支持预计将于 2026 年第三季度推出。
2026-02-11 08:01:10
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转载 KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来
实时性是机器人系统的端到端特性。与那些用大量库的复制品或分支以及/或类似的机器人模拟器来重复发明轮子的新机器人平台不同，Xilinx的KRS方案满足了ROS机器人社区的需求，并基于ROS 2及其紧密集成的机器人模拟器Gazebo构建而成。为了将 Xilinx 的硬件加速技术与 ROS 2 生态系统连接起来，并鼓励软件包维护者从中受益，Xilinx 创建了一系列 ROS 2 构建系统 ( ament) 和元构建工具 ( colcon) 的扩展，以最大限度地减少 ROS 2 软件包维护者的工作量。
2026-02-05 08:00:29
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原创 把 FPGA 真正“用起来”：一本面向工程项目的实战型 FPGA 手册
作者本身长期做 FPGA 工程开发和板级硬件，对“新手最容易踩坑的地方”非常清楚，因此书中很多内容，都是经验型总结，而不是教科书式描述。它不是“原理大全”，也不是“IP 手册合集”，而是站在工程视角，一步步把 FPGA 从“能跑 Demo”，带到“能做完整项目”。想把 FPGA 从“会写代码”，真正提升到“能做项目”的工程师。这部分内容，对刚从“课程实验”转向“工程项目”的读者非常重要。FPGA 从来不是“一颗芯片的问题”，而是硬件系统的一部分。一个完整 FPGA 项目，从需求到验证，实际流程是什么。
2026-02-04 08:02:26
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转载 ＜span class=“js_title_inner“＞主流FPGA厂商对SystemVerilog的支持现状＜/span＞
声明：我们尊重原创，也注重分享；主流FPGA厂商的综合工具性能直接决定了我们能否在实际项目中运用SystemVerilog的先进特性。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。// Vivado中完全支持的SystemVerilog代码。：大胆使用SystemVerilog，Vivado支持良好。：检查你的工具版本，从下一个模块开始，尝试使用。：虽然综合工具支持有限，但验证工具全面支持。
2026-02-02 08:01:00
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转载 ＜span class=“js_title_inner“＞FPGA VR摄像机-拍摄和拼接立体 360 度视频＜/span＞
那么摄像机 A 的右三分之一、摄像机 B 的中心和摄像机 C 的左三分之一必须都指向同一方向。因此，我们将使用摄像机 C 的左三分之一和摄像机 A 的右三分之一来分别提供当观看者面向该方向时的右眼和左眼的图像。当观看者将头转向左侧时，他们的右眼将从看到摄像机 C 的左侧三分之一转向摄像机 B 的左侧三分之一。本文主要介绍第二版本，第二版本的 VR 摄像机，能够以 30fps 的速度拍摄 4k（3840 x 1920）立体 360 度视频，同时在摄像机上实时拼接和编码。友晶DE10-Nano。
2026-02-02 08:01:00
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转载 FPGA VR摄像机-拍摄和拼接立体 360 度视频
那么摄像机 A 的右三分之一、摄像机 B 的中心和摄像机 C 的左三分之一必须都指向同一方向。因此，我们将使用摄像机 C 的左三分之一和摄像机 A 的右三分之一来分别提供当观看者面向该方向时的右眼和左眼的图像。当观看者将头转向左侧时，他们的右眼将从看到摄像机 C 的左侧三分之一转向摄像机 B 的左侧三分之一。本文主要介绍第二版本，第二版本的 VR 摄像机，能够以 30fps 的速度拍摄 4k（3840 x 1920）立体 360 度视频，同时在摄像机上实时拼接和编码。友晶DE10-Nano。
2026-02-02 08:01:00
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转载 主流FPGA厂商对SystemVerilog的支持现状
声明：我们尊重原创，也注重分享；主流FPGA厂商的综合工具性能直接决定了我们能否在实际项目中运用SystemVerilog的先进特性。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。// Vivado中完全支持的SystemVerilog代码。：大胆使用SystemVerilog，Vivado支持良好。：检查你的工具版本，从下一个模块开始，尝试使用。：虽然综合工具支持有限，但验证工具全面支持。
2026-02-02 08:01:00
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转载 HLS设计与BRAM的应用比较
因此，设计者应根据具体的项目需求，灵活选择合适的方法，充分利用HLS的高层次抽象和Block Memory Generator及AXI BRAM Controller的功能优势。在实际应用中，设计者可能会使用Block Memory Generator生成一个32位宽、1024深度的BRAM，并将其与AXI BRAM Controller连接，以便通过AXI接口进行读写操作。指令来指定如何利用BRAM。: 提供一致的AXI接口，使得不同的AXI主设备能够无缝访问BRAM，简化了内存访问的控制逻辑。
2026-01-30 08:00:58
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转载 走向开放硅：Baochip-1x 的 RISC-V MCU 架构与工程实践
项目的源代码主要采用开源技术栈，既有 Verilog / SystemVerilog 代码，也包括借助 SpinalHDL 与 Litex 生成的片段。baochip-1x 是一个围绕 RISC-V 架构的开源 MCU 项目源码库，提供了 RTL 描述、自动文档生成与仿真工具支持。所谓 RTL，是对数字硬件逻辑的结构化描述，可用于综合、仿真与验证，并能提取生成相关文档。作为连接开源硬件与嵌入式软件世界的桥梁，这个项目为关注 RISC-V 与开源硅生态的工程师提供了一个极具参考价值的源代码资源。
2026-01-30 08:00:58
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转载 FPGA 也要标准化了！一文读懂 oHFM：开放协调 FPGA 模块标准
oHFM 全称是 Open Harmonized FPGA Module 标准，它是由标准化组织 SGET（Standardization Group for Embedded Technologies e.V.） 推出的全球首个开放、无厂商锁定的 FPGA 模块规范，旨在提供一种统一、可扩展的 FPGA 模块架构。如果成功，它可以让开发载板、升级模块、评估平台、量产产品之间变得更加连贯、可维护、易扩展，正是很多工程师长期以来的愿望。当然，只有成为 SGET 会员 的组织才能参与未来标准的修订与贡献。
2026-01-28 08:00:28
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转载 Xilinx 7 系列 CameraLink 收发器 IP 深度解析
Tcl 脚本（xgui/*.tcl）自动根据用户选择更新 Verilog 顶层参数，并生成 XCI 文件，支持 Vivado Block Design 拖拽。两部分组成，均通过 Vivado IP Integrator 封装，提供 Tcl 图形界面，参数化生成 Verilog 代码。这里有实例分享，ZYNQ设计，关注我们的公众号，探索。拉高，表示“MMCM 锁定 + bitslip 完成”，可安全收数。
2026-01-28 08:00:28
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转载 ＜span class=“js_title_inner“＞FPGA 也要标准化了！一文读懂 oHFM：开放协调 FPGA 模块标准＜/span＞
oHFM 全称是 Open Harmonized FPGA Module 标准，它是由标准化组织 SGET（Standardization Group for Embedded Technologies e.V.） 推出的全球首个开放、无厂商锁定的 FPGA 模块规范，旨在提供一种统一、可扩展的 FPGA 模块架构。如果成功，它可以让开发载板、升级模块、评估平台、量产产品之间变得更加连贯、可维护、易扩展，正是很多工程师长期以来的愿望。当然，只有成为 SGET 会员 的组织才能参与未来标准的修订与贡献。
2026-01-28 08:00:28
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原创 硬件架构的艺术：工程师视角下的数字电路设计方法与技术
硬件架构的艺术：数字电路的设计方法与技术》这本书，正是站在工程实践而非纯理论的角度，系统总结了数字硬件工程中最容易踩坑、但又最难在规范里写清楚的问题。如果你已经写过几年数字逻辑，但仍然被时钟、复位、跨域和稳定性问题反复折磨，这本书值得你认真读一遍。真正拉开差距的，是架构是否稳健、时钟是否干净、跨时钟是否可靠、功耗是否可控、系统是否可长期维护。这些内容在很多项目里，往往是“照着前人代码抄”，但这本书解释了为什么必须这么做。这些内容在很多项目中不是“核心模块”，却经常是最终系统是否可靠的关键因素。
2026-01-27 08:00:18
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原创 ＜span class=“js_title_inner“＞硬件架构的艺术：工程师视角下的数字电路设计方法与技术＜/span＞
硬件架构的艺术：数字电路的设计方法与技术》这本书，正是站在工程实践而非纯理论的角度，系统总结了数字硬件工程中最容易踩坑、但又最难在规范里写清楚的问题。如果你已经写过几年数字逻辑，但仍然被时钟、复位、跨域和稳定性问题反复折磨，这本书值得你认真读一遍。真正拉开差距的，是架构是否稳健、时钟是否干净、跨时钟是否可靠、功耗是否可控、系统是否可长期维护。这些内容在很多项目里，往往是“照着前人代码抄”，但这本书解释了为什么必须这么做。这些内容在很多项目中不是“核心模块”，却经常是最终系统是否可靠的关键因素。
2026-01-27 08:00:18
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转载 内存还能涨多久？
S&P Global Mobility 的分析指出，由于 DRAM 厂商正将产能向 AI 数据中心所需的 HBM 倾斜，汽车行业面临的新一轮芯片短缺风险，其潜在影响不排除接近上一轮芯片短缺周期的冲击程度。值得注意的是，虽然理论上价格上涨会刺激供给，但在HBM和通用存储盈利能力都在提升的情况下，原厂更倾向于维持这种“紧平衡”状态，从而延长高利润周期。扩产不是一句话能完成的。12 月 13 日外媒披露的戴尔内部调价清单显示，为应对存储芯片价格的上涨，戴尔将大幅上调面向企业客户的商用 PC 产品价格。
2026-01-26 08:01:07
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转载 使用 Arm Cortex-M1 实现低成本图像处理系统 的 FPGA 方案详解
系统采用 Arm Cortex-M1 作为控制核，用于配置和控制图像处理链路，而真正的数据流图像处理则由 FPGA 内部通过一系列图像处理模块完成。这种流水线可以很容易地在像 Spartan 7 这样的小型 FPGA 中实现，更令人兴奋的是，Spartan IO 结构可以支持 HMDI、MIPI CSI-2 和 DSI 接口。第一个是 make_mmi_file.tcl，在这里我们需要将设备目标部分更新为我们选择的部分，还要确保我们搜索正确的 BRAM 输出，它可以是 DOADO 或 DOBDO。
2026-01-26 08:01:07
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转载 ＜span class=“js_title_inner“＞内存还能涨多久？＜/span＞
S&P Global Mobility 的分析指出，由于 DRAM 厂商正将产能向 AI 数据中心所需的 HBM 倾斜，汽车行业面临的新一轮芯片短缺风险，其潜在影响不排除接近上一轮芯片短缺周期的冲击程度。值得注意的是，虽然理论上价格上涨会刺激供给，但在HBM和通用存储盈利能力都在提升的情况下，原厂更倾向于维持这种“紧平衡”状态，从而延长高利润周期。扩产不是一句话能完成的。12 月 13 日外媒披露的戴尔内部调价清单显示，为应对存储芯片价格的上涨，戴尔将大幅上调面向企业客户的商用 PC 产品价格。
2026-01-26 08:01:07
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转载 ＜span class=“js_title_inner“＞内存还能涨多久？＜/span＞
S&P Global Mobility 的分析指出，由于 DRAM 厂商正将产能向 AI 数据中心所需的 HBM 倾斜，汽车行业面临的新一轮芯片短缺风险，其潜在影响不排除接近上一轮芯片短缺周期的冲击程度。值得注意的是，虽然理论上价格上涨会刺激供给，但在HBM和通用存储盈利能力都在提升的情况下，原厂更倾向于维持这种“紧平衡”状态，从而延长高利润周期。扩产不是一句话能完成的。12 月 13 日外媒披露的戴尔内部调价清单显示，为应对存储芯片价格的上涨，戴尔将大幅上调面向企业客户的商用 PC 产品价格。
2026-01-26 08:01:07
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转载 通过vivado HLS设计一个FIR低通滤波器
FIR滤波器的设计，首先要明确其技术指标，这些指标对滤波器的性能和资源占用起着关键作用。Vivado HLS是一款强大的高层次综合工具，可将C/C++代码转换为硬件描述语言（HDL），显著提升FPGA开发效率。2.点击 "Settings > IP > Repository"，添加HLS导出的IP路径。想要了解FPGA吗？3.为项目命名，例如 "FIR_Filter"，并选择合适的存储位置。
2026-01-23 08:01:07
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转载 从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-23 08:01:07
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转载 ＜span class=“js_title_inner“＞从矢量控制到系统落地：Xilinx 官方开源 FOC 电机控制工程解析＜/span＞
近年来，随着嵌入式控制与功率电子的融合，基于 FPGA/SoC 的电机控制越来越受到关注。特别是 矢量控制（Field Oriented Control, FOC），它是高性能电机驱动（如 BLDC / PMSM）中的核心算法。转矩控制采用闭环控制，旨在维持指定的转矩值。在这种运行模式下，q矢量提供电机的有效转矩输出，d矢量提供平行于转子的力。该库不仅提供了完整的电机控制应用，还带有工具链支持、Dashboard 界面与实际部署示例，是 FPGA/SoC 从控制算法到实际系统的桥梁。
2026-01-23 08:01:07
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转载 ＜span class=“js_title_inner“＞通过vivado HLS设计一个FIR低通滤波器＜/span＞
FIR滤波器的设计，首先要明确其技术指标，这些指标对滤波器的性能和资源占用起着关键作用。Vivado HLS是一款强大的高层次综合工具，可将C/C++代码转换为硬件描述语言（HDL），显著提升FPGA开发效率。2.点击 "Settings > IP > Repository"，添加HLS导出的IP路径。想要了解FPGA吗？3.为项目命名，例如 "FIR_Filter"，并选择合适的存储位置。
2026-01-23 08:01:07
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转载 往期精选：TCP/IP讲绝了
一般来说不会发生什么问题，但是还是有特殊情况出现：假设新连接和已经关闭的老连接端口号是一样的，如果前一次连接的某些数据仍然滞留在网络中，这些延迟数据在建立新连接之后才到达主机2，由于新连接和老连接的端口号是一样的，TCP协议就认为那个延迟的数据是属于新连接的，这样就和真正的新连接的数据包发生混淆了。TCP是全双工模式，这就意味着，当主机1发出FIN报文段时，只是表示主机1已经没有数据要发送了，主机1告诉主机2，它的数据已经全部发送完毕了；出栈的过程，数据接收方每层不断地拆除首部与尾部，得到最终传输的数据。
2026-01-21 08:00:46
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原创 Verilog / SystemVerilog 工程避坑指南：101 个你迟早会遇到的编码错误
通过网盘分享的文件：Verilog与SystemVerilog编程陷阱 如何避免101个常犯的编码错误 [（美）萨瑟兰，（美）米尔斯著][机械工业出版社].pdf 链接: https://pan.baidu.com/s/12Bq7JwuCFd7tuaHPDRygxg?如果你已经在用 Verilog / SystemVerilog 写工程代码，这本《Verilog 与 SystemVerilog 编程陷阱》更像是一份经验浓缩的避坑手册，能在长期项目中反复翻阅、反复受益。
2026-01-20 08:01:24
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原创 ＜span class=“js_title_inner“＞Verilog / SystemVerilog 工程避坑指南：101 个你迟早会遇到的编码错误＜/span＞
通过网盘分享的文件：Verilog与SystemVerilog编程陷阱 如何避免101个常犯的编码错误 [（美）萨瑟兰，（美）米尔斯著][机械工业出版社].pdf 链接: https://pan.baidu.com/s/12Bq7JwuCFd7tuaHPDRygxg?如果你已经在用 Verilog / SystemVerilog 写工程代码，这本《Verilog 与 SystemVerilog 编程陷阱》更像是一份经验浓缩的避坑手册，能在长期项目中反复翻阅、反复受益。
2026-01-20 08:01:24
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转载 时序约束分析——vivado中常用指令介绍
含义：定义外部系统引入的时钟抖动（如晶振抖动），与set_clock_uncertainty的区别在于：系统抖动是外部引入的，而不确定度包含内部偏斜。含义：定义FPGA外部电路的延时（输入信号从外部源到FPGA引脚，或输出信号从FPGA引脚到外部目的地的延时），用于接口时序分析。含义：考虑时钟抖动（jitter）和偏斜（skew）的综合影响，为时序分析预留额外余量，确保设计可靠性。含义：定义由主时钟通过分频、倍频或相位偏移生成的时钟（如PLL输出时钟），与主时钟存在确定的相位关系。
2026-01-19 08:00:47
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转载 卫星通信-145页.pptx
声明：我们尊重原创，也注重分享；文字、图片版权归原作者所有。想要了解FPGA吗？这里有实例分享，ZYNQ设计，关注我们的公众号，探索。
2026-01-19 08:00:47
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转载 在 FPGA 上实现并行脉冲神经网络（Spiking Neural Net）
在中间状态下，可以看到神经元 1 的每隔一次脉冲都会触发神经元 3 的一个脉冲，同时也可以看到由阈下耦合产生的微小电压。最终的平衡状态显示，神经元 1 的每次脉冲都会触发神经元 3 的一个脉冲。这个项目展示了如何在 FPGA 上实现一个并行的 脉冲神经网络（Spiking Neural Network, SNN），包括神经元模型、突触模型、学习机制等核心部分，在硬件中用 Verilog 语言进行建模与验证。神经元 1 的脉冲可传递给神经元 2、神经元 3（通过电突触）和指示灯；
2026-01-16 08:01:00
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转载 Vivado 跨时钟处理全攻略
当数据从一个时钟域传输到另一个时钟域时，如果目标时钟域的采样时刻与源时钟域的数据变化时刻不匹配，就可能导致触发器采样到处于不确定状态（亚稳态）的数据。例如，在一个包含高速数据处理模块和低速控制模块的系统中，高速模块产生的数据以较快的时钟速率变化，而低速控制模块以较慢的时钟速率采样这些数据，此时就容易出现跨时钟域问题。例如，对读写指针的同步过程进行约束，确保其在跨时钟域时的稳定性。它通过在两个时钟域之间建立一个数据缓存区，将数据从源时钟域写入 FIFO，再从目标时钟域读出，从而避免了跨时钟域的数据直接传输。
2026-01-16 08:01:00
60
转载 ZYNQ MPSOC VCU介绍
由上图可知， 视频解码器单元的运行架构与编码器单元类似， VCU 解码器包括两个相互连接的HEVC/AVC 解码器（HEVC/H.264 Decoder core0~1），它还包含全局的寄存器（Global Registers）、中断控制器（Interrupt controller）和定时器（Timer）。由上图可知， VCU 拥有独立的视频编码单元（Encoder）和解码单元（Decoder），每个单元受微控制器单元（MCU）控制， MCU 控制来自 AXI 接口的待编码或解码的数据流。
2026-01-13 08:03:37
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原创 面向工程师的 Verilog 进阶指南：从设计方法到系统实现
通过网盘分享的文件：VerilogHDL高级数字设计（第二版）书签_20200329_014121.pdf等3个文件 链接: https://pan.baidu.com/s/1T3Mpf3Fnj58nXSTxWpM_cw?在工程实践中，Verilog 并不仅仅是一门“写代码的语言”，而是一种用于描述、验证和实现复杂数字系统的工程工具。《Verilog HDL 高级数字设计（第二版）》正是围绕这些工程问题展开的一本经典教材。这是一本教工程师如何“用 Verilog 做工程”的书，而不是教你记语法。
2026-01-12 08:01:23
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转载 在 FPGA 里跑 SDR 和 FT8：一个 32 MHz 全频谱无线电的硬核实现
因此，强烈建议先从一个“入门”项目开始。请看下图，更多详情请参阅 Analog Devices 的 AD9226 数据手册（https://www.analog.com/media/en/technical-documentation/data-sheets/ad9226.pdf）。Panoradio (https://panoradio-sdr.de/panoradio-sdr/) 的功能远超我们想要构建的系统（100 MHz 频谱，16 位采样），而且它的组件（FPGA 板、A/D 板）也贵得多。
2026-01-08 08:05:19
91
转载 2025国内GPU市场格局：华为&英伟达并列第一，国产厂商紧随
下面，我把报告的核心数据和背后的逻辑，用更通俗的方式拆解一遍，帮助你快速把握国内GPU版图的最新动向。从 2026 年开始，寒武纪、海光、平头哥、昆仑芯等四大厂商将进入抢占细分市场的关键期，谁能在软件生态和算力提升上实现突破，谁就能在 2028 年的供大于求中站稳脚步。Bernstein 认为，随着华为在算力供给链上的自主可控性进一步提升，加之 H100 这类美系高端卡的供应仍受制约，华为的市场占比将突破。中国的AI算力需求已经从“先发优势”转向“成本与生态匹配”，这对英伟达的商业模式提出了新挑战。
2026-01-07 08:01:15
540
转载 XilSEM可插错错误类型及log示例
由于Qword12的bit:0~23，以及bit:48~71是syndrome数据，这些数据用于ECC校验，在这类位置插错不会影响用户逻辑，又可以验证插错效果，我们一般选择在此位置插错测试。而XilSEM是运行在PMC上的一个固件库，其插错，纠错等机制是预先编译的C代码。CRC错误由于无法纠正，XilSEM在做了必要报告之后，会和Uncorrectable Err的处理一样，进入IDLE状态。如果想要模拟CRC错误，可以选择在同一个Qword内的交替位置，插入3个及以上的错误。此时会触发CRC校验错误。
2026-01-05 08:01:37
50
转载 电子拆解观察 | 深度剖析国外神秘 Rocketdyne 火箭控制板
称之为CPU板，是因为它的左下角看起来像是处理器和内存：这块板上的零件编号几乎都是定制的，以“RM”（可能是Rocketdyne Microelectronics？尽管缺乏完整的文档和系统说明，但仅从这些板卡的结构、用料和设计细节中，依然可以窥见典型的航天级电子系统设计思路。本文是eevblog上一位爱好者对 Rocketdyne 神秘航空电子板的拆解，不仅是一场视觉与工程逻辑的探险，也是技术爱好者跨界理解高可靠系统的一次绝佳机会。左侧边缘的 RM2466-001：是与其他地方连接的非隔离内部接口吗？
2026-01-05 08:01:37
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原创 一本系统掌握 ModelSim 的实战指南：从基础仿真到协同验证
本书从工具入门到工程级应用，系统梳理了 ModelSim 的使用方法与调试手段，是一本偏重实践与操作的仿真参考书。在 FPGA / ASIC 设计流程中，HDL 仿真是不可或缺的一环，而 ModelSim 作为业界长期使用的主流仿真工具之一，以其成熟稳定、功能全面和对多语言的良好支持，被广泛应用于工程实践与教学中。本书以 ModelSim SE 2020.4 为平台（第四版），围绕 HDL 设计仿真全过程，对 ModelSim 的功能与使用方法进行了系统、深入的讲解，适合希望扎实掌握仿真技能的读者。
2026-01-04 08:01:24
819
转载 锁存器中的时间借用
因此，从 F1 到 F3 的路径为 10，其中最多 5 个时间单位在 L2 之前可用，其余则在 L2 之后可用。因此，保持时间检查应确保 F1 在 10 时发送的数据不得在 5 时之前到达 L2，即针对 F1 在 10 时发送的数据和 L2 在 5 时捕获的数据会进行保持时间检查。因此，馈入锁存器的路径可以从后续路径借用额外的时间（相当于锁存器透明的时间）。或者说，L2 在 0-5 期间捕获的数据应该是 F1 在 0 时发送的数据。先来理解时间借用的概念，稍后再对基于锁存器的设计进行实际的静态时序分析。
2025-12-31 13:30:40
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原创 从 MATLAB 到 FPGA：一本系统讲透无线通信工程实现的实战之书
无线通信的 MATLAB 和 FPGA 实现》并不是一本只停留在理论层面的通信教材，而是围绕“算法 → 仿真 → 硬件实现”这一完整工程链路，对无线通信系统进行了系统拆解和实现说明。全书从无线通信系统总体架构出发，首先介绍无线通信的发展概况、系统组成以及未来趋势，并重点分析 FPGA 在无线通信中的应用优势，包括并行处理能力、高性能与灵活可重构特性。在此基础上，书中结合 Xilinx FPGA 平台，对无线通信基站中常见的 FPGA 实现架构进行了系统说明，为后续章节打下工程背景基础。
2025-12-30 09:00:33
923
转载 SEM IP健康状态检查
如果IP遇到不可纠错误，通过log上报后会进入IDLE状态，此时status_initialization，status_observation, status_correction,status_correction, status_classification, status_heartbeat等端口全部为0. Status_uncorrectable和status_essential会置1.IP的行为，从初始化状态开始到各个事件的发生，都会由IP自带的串口输出详细的记录log。想要了解FPGA吗？
2025-12-29 13:30:50
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转载 FINN：FPGA AI 推理新范式 —— 定制化、高性能、量化神经网络编译器框架
FINN 是一个由 Xilinx（现 AMD Research）集成通信与 AI 实验室开源的机器学习框架，它提供了一个端到端的方案，用于探索和实现 量化神经网络（QNN）在 FPGA 上的高效推理加速器。FINN 内置大量基于 Vitis HLS 和 RTL 的流式组件模板，每个组件代表神经网络中的一层，如卷积、线性层等，这些模块可以按需组合生成硬件设计。与传统库不同，FINN 不只是一个简单的硬件调用层，而是 编译器级框架：即输入网络模型，输出完整可合成的硬件设计。
2025-12-26 13:30:12
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