HDLBits刷题记录——FSM ps2data

导言

这道题目本身并不复杂，甚至可以说是比较简单。记录它的目的是之前做课程PJ时，要用到PS2接口连接键盘来键入输入值或者控制，印象中PJ里的实现方式比题目本身复杂。对于我而言，这大概是状态机用于实践的典型场景了。题目的意思是：

• PS/2协议每周期发送3个字节长的消息。但在连续字节流中，我们并不知道消息从哪里开始和结束。唯一的指示是，每3个字节的消息的第1个字节的bit[3]=1，而其他2个字节的[3]位可能是1或0（取决于数据）。
• 需要一个在给定输入字节流时搜索消息边界的有限状态机。使用的算法是丢弃字节，直到bit[3]=1的字节出现。然后假设该字节是消息的第1字节，并在所有3个字节都接收之后发出接收消息的信号即done。
• 添加一个数据路径：当数据包被接收时，它也会输出24位即3字节的消息。out_bytes[23:16]是第一个字节，out_bytes[15:8]是第二个字节，以此类推。
• 当done信号有效时，out_bytes必须是有效的。其他时间可以输出任何内容，也就是不care其他时刻的输出值。

思路

• 设计一个四状态的状态机，关键是对bit[3]的检测。状态转换如下：
  • S1即为初始情况下对bit[3]的检测，检测到了以后传输字节即刻跳转到S2
  • S2状态下只传输下一个字节，并即刻跳转到S3
  • S3状态同S2，传输字节并即刻跳转到下一个状态DONE
  • DONE不仅意味着本次传输结束，还类似S1判断下一次传输是否开始
• 数据路径方面，我认为只要能进入S2，第1个字节就能完成传输；能进入S3，第2个字节就能完成传输；能进入DONE，第3个字节就能完成传输。

代码

module top_module(
    input clk,
    input [7:0] in,
    input reset,    // Synchronous reset
    output [23:0] out_bytes,
    output done); //

    // FSM from fsm_ps2
    parameter S1=2'b00,S2=2'b01,S3=2'B10,DONE=2'b11;
    reg [1:0] state,next;
    always@(posedge clk) begin
        if(reset) begin
            state <= S1;
        end
        else begin
            state <= next;
        end
    end
    always@(*) begin
        case(state)
            S1: next = in[3] ? S2:S1;
            S2: next = S3;
            S3: next = DONE;
            DONE: next = in[3] ? S2:S1;
        endcase
    end    
    assign done = (state == DONE);
    
    // New: Datapath to store incoming bytes.
    reg [23:0] out_reg;
    always@(posedge clk) begin
        if(reset) begin
            out_reg <= 24'b0;
        end
        else begin
            case(next)
                S2: out_reg[23:16] <= in[7:0];
                S3: out_reg[15:8] <= in[7:0];
                DONE: out_reg[7:0] <= in[7:0];
                default: out_reg <= 24'b0;
            endcase
        end
    end
    assign out_bytes = done ? out_reg : 24'b0;

endmodule