硬件描述语言(HDL)基础——层次结构

第1关:位置关联

任务描述
本关任务:采用结构化建模的方法,通过实例化已提供的模块(mod_a),将顶层模块的输入/输出端口与之通过位置关联的方式连接。

mod_a模块

module mod_a (
input a, b, c, d,
output out1, out2
);
assign out1 = a & b;
assign out2 = c | d;
endmodule
知识点
结构化建模
结构化建模也称为层次化建模,它是将一个比较复杂的数字逻辑电路划分为多个子模块,再分别对每个子模块建模,然后将这些子模块组合在一起,完成所需的电路功能,如图1所示。

图1 结构化建模

在结构化建模中,父模块对子模块的调用通过模块实例化实现,其格式如下:

模块名 实例化名 (信号列表)
例化过程中信号列表用于描述父模块与子模块之间端口信号的关联方式,实现子模块与父模块、子模块间的通信。通常有位置关联法和名称关联法。

位置关联法:实例化子模块时,按照子模块定义时端口出现的顺序建立端口的连接关系,排列顺序不能改变,如下所示。

(信号1, 信号2, …, 信号n)

名称关联法:实例化子模块时,直接通过名称建立子模块端口的连接关系,不考虑其排列顺序,如下所示。

(.端口1(信号1), .端口2(信号2), …, .端口n(信号n))

 module mod_pos 
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硬件描述语言HDL)是一种用于硬件描述和设计的专门语言,它可以描述和模拟数字电路的行为和结构HDL主要分为两种类型:行为级和结构级。 行为级HDL主要用于描述电路的功能和行为,它关注的是电路的输入、输出和内部逻辑。行为级HDL主要包括状态图和数据流图两种描述方式。状态图描述了电路在不同输入和状态下的行为。数据流图描述了电路中信号的流动和变化。 结构HDL主要用于描述电路的结构和连接方式,它关注的是电路的组成和布局。结构HDL主要通过连接不同的子电路来构建整个电路。结构HDL能够描述电路中各个组件之间的连接方式和层级关系。 无论是行为级还是结构级的HDL,都需要预先定义和声明各个组件和信号。组件可以是逻辑门、寄存器、计数器等,信号可以是输入、输出、时钟等。HDL中也可以使用变量和赋值操作来描述电路的功能。 在使用HDL进行硬件设计时,通常需要遵循一定的设计流程。首先需要根据需求和规范对硬件进行设计,并使用HDL描述电路的功能和结构。然后可以使用仿真工具对电路进行验证和调试。最后,可以将HDL代码进行综合和布局布线,生成物理电路图,并进行芯片制造和测试。 总之,HDL是一种专门用于硬件描述和设计的语言,具有行为级和结构级两种描述方式。它能够描述电路的功能、行为和结构,是实现数字电路的关键工具之一。

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