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RSS订阅原创 【DRAM】DRAM的基本操作
如果位线的电容是存储电容的10倍，Vdd=3.3V,则读取操作时位线上的电压差仅为150mv!存储电容上的电荷会慢慢泄漏，所以如果不进行干预，芯片上的数据很快就会丢失。这导致晶体管导通，将电荷从存储单元转移到连接的位线(如果存储值为“1”)，或从连接的位线上转移到存储单元(如果存储数值为“0)。如果电容器存储“1”，则电容器之间的电压为+Vdd/2,如果电容器保存“0”,则电容之间的电压为-Vdd/2)。放大器检测其输入端的电压差，如果位线上的电压小于Vdd/2，则在数据端输出0，否则输出1。
2024-07-18 14:45:18
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原创 【UCIe】关于UCIe协议的问题与解答
Q3：当RDI状态机跳转到LinkReset或Disable状态时，LTSM的行为应该是怎样的？Q1：动态clock gating默认是打开的，当前向时钟在clock gate mode正在翻转时，在Adapter/Physical内部逻辑中移除clock gating的好处是什么？Q4：在下图所示的的高亮行中，上面说Adapter有数据传送时lp_irdy要拉高，当lp_valid断言时该信号必须断言。这意味着只有当lp_valid为高时lp_irdy才能拉高还是说它可以提前断言？
2023-08-22 17:01:03
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原创 【Chiplet】关于芯粒Chiplet验证的有关问题和背景
一个很好的例子就是多个内存级别之间的经典缓存一致性问题，如位于处理器旁边的高速缓存、多个处理器之间共享的低速内存以及片外存储。Chiplet具有许多优势，包括极大地提高了灵活性，因为在一个封装中，芯片可以来自不同的制造商甚至采用不同的技术。研究Chiplet的公司也正参与开发该标准，在CXL和PCIe的基础上，添加更多协议，以实现这些需保持一致性、低延迟、高性能的接口。这些连接的信号延迟是至关重要的。处理这些接口涉及的额外延迟导致的一致性问题，让原本的问题更复杂，原本的设备之间就已经存在违反一致性的问题。
2023-08-07 09:35:36
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原创 使用netrw时关闭gvim提示Save changes to “NetrwTreeListing 1“?
netrw 创建和修改隐藏缓冲区。值得注意的是，该 autocmd 设置可能会删除隐藏的修改后的缓冲区。
2023-07-11 17:18:17
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原创 Linux下想删除的文件名字中间有空格用rm命令删除不了
然后使用find -inum 4280599856 -delete 命令删除NetrwTreeListing 1这个文件就删除成功了。如果在linux下不小心生成了带空格的文件，想用rm命令删除但却删除不了，这时可以使用inode进行删除。
2023-07-11 16:33:21
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原创 Undefined System Task call to ‘$fsdbDumpfile‘.解决办法
解决办法：需要在VCS选项增加下面的Verdi编译文件： -P ${VERDI_HOME}/share/PLI/VCS/LINUX64/novas.tab ${VERDI_HOME}/share/PLI/VCS/LINUX64/pli.a。在仿真的时候，如果需要dump fsdb波形文件，报下面的错误：Undefined System Task call to ‘$fsdbDumpfile’.
2023-07-10 14:14:52
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空空如也
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