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RSS订阅原创 Verilog图片仿真
我们做fpga有时候会接触一些图像相关的算法，我们不能每一次都是编译成功下载验证看效果吧，我也是找了好久，终于找到一个没啥毛病的，我对于这个模块还是做了一些调整，满足我们接受像素是从。中间 Floyd模块就是我自己的算法模块，通过这个模块获得图片的数据，然后再由算出的结果形成新的图片。今天给大家分享自己使用的一段仿真代码，是我调整好的，拿去就可以直接使用！
2024-07-04 15:06:50
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原创 扩位到底什么意思？
对于这个问题比较常见的处理方式是通过打拍处理，一般打两拍就可以阻断亚稳态的传递了。进行处理，当快时钟域的突发信号出现时发送一个请求，没有应答一直保持，所以慢时钟域一定能够接收到请求信号的。，刚学习的时候一直没明白什么意思，这里我给你们提供一段代码，大家一看就知道是怎么回事了。，快时钟域一定能采样到慢时钟域的信号这是这种方式可行的条件之一。，亚稳态的产生是因为信号在不同时钟域的传递时在时钟上升沿到来的时候信号正好发生了变化，寄存器的。，慢时钟域的上升沿可能还没有到来，快时钟域的信号可能已经都消失了。
2024-07-03 11:34:46
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原创 使用DDR4时钟架构
但是，我们的时钟显然不能只给DDR4这个IP核使用，我们其他的模块也需要时钟，不同频率的时钟，因此，我们需要PLL生成我们需要的不同频率的时钟。使用DDR4这个IP核时，时钟如何架构十分关键，DDR4 IP对时钟有特殊的要求，可以是差分时钟也可以是No buffer的单端时钟，在IP核的配置界面可以配置。如果选择的是差分时钟，可以直接与硬件的差分端口直接连接，如果选择的是No buffer，顶层输入的差分时钟利用差分转单端的原语转换成单端时钟即可。
2024-06-26 14:25:46
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原创 Xilinx DDR4 IP 写入失败，注意app_wdf_end这个端口！！！
前段时间开发一个项目使用到了DDR4，原有的和现在网上主流的控制代码都是基于DDR3的读写控制模块，显然无法使用，所以我就自己编写，在编写读写完成下载验证的时候发现明明控制信号都是正确的，时序也和文档中的时序也一致，为什么就是写入不进去呢？后面多方查找，发现是app_wdf_end这个信号端口的名字误导了我的判断。。。
2024-06-26 13:59:28
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原创 CH341驱动安装失败，一句解决
猜测原因是由于我们现在使用的windows版本太新导致我们安装的驱动不能使用，我们可以看到烧写程序文件夹里面的CH341驱动程序都是WIN7版本的，我们现在使用的不是WIN10就是WIN11，网上下载的CH341驱动程序都是适用新版本Windows系统的，并不适用我们使用的烧写程序。使用烧写程序文件夹里面的CH341驱动安装，不要在网上下载驱动程序！
2024-06-20 13:54:35
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空空如也
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