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原创 Verilog中Wire 和 Reg 的区别
wire 和reg是Verilog程序里的常见的两种变量类型,他们都是构成verilog程序逻辑最基本的元素。正确掌握两者的使用方法是写好verilog程序的前提。但同时,因为他们在大多数编程语言中不存在,很多新接触verilog语言的人并不能很清楚的区别两种变量的不同之处。这里简单对他们做一个比较,方便在编程时区别使用。 功能和状态Wire主要起信号间连接作用,用以构成信号的传递或者
2016-09-13 07:14:30
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空空如也
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