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RSS订阅原创 Verilog 入门（2）
1.编译指令1.1 'ifdef,'else,'endif,使用方法类似于C语言中的if结构1.2 'includen,'include的编译器指令用于嵌入内嵌文件的内容，文件可以用路径名来定义举例如下：'include "c/fpga/flow_led.v",则这一行由文件“flow_led”代替1.3 'restall,该指令将所有的编译指令重新设置为缺省值1.4 'timescale,用于定义时延单位和时延精度，timescale会影响这一指令之后的所有模块中的时延情况，直到遇到’tim
2021-03-02 13:28:21
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原创 Verilog HDL 入门（1）
本人小白，用这篇博客记录学习内容。1.模块定义一般格式module 模块名（端口1 2 3 ……）；//模块唯一标识符端口类型的说明（input or output or inout）//inout 表示了可以有双向端口参数定义，数据类型定义（wire,reg等）；连续赋值语句（assign）；过程块结构（initial（一次） and always（多次））行为描述语句；endmodule...
2020-07-09 17:29:24
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空空如也
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