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RSS订阅翻译 SystemVerilog - Classes
SystemVerilog引入类（classes）作为自动化TB语言的基石。类用来建模数据，数据的值可以作为受约束随机方法学的一部分被创建。一个类属于一种用户定义的数据类型。类包含了数据（称为属性），任务和函数（称为方法）。类是面向对象的编程。在SystemVerilog，类支持下面面向对象的特性- 封装，数据隐藏，继承和多态。类声明（Class Declaration）这是一个简单的类声明...
2020-03-30 20:54:26
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翻译 SystemVerilog - Interface
接口(Interface)是SystemVerilog新增的重要部分，专门用于封装模块间的交互。接口同样有助于design复用。接口是层次化结构，可以包含其他接口。下面是使用接口的一些优势：接口封装连接性，接口可以像单个部件一样使用，这样可以用一个替换传统的一组型号名。这简化的端口连接的代码，有利于维护，增加可读性。接口封装功能性，通过接口接连的模块，可以更容易划分。这样，抽象等级和交互协...
2020-03-15 21:05:43
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翻译 SystemVerilog - RTL Design
本章介绍一些SytemVerilog的新特性，它会使RTL设计更简洁高效。新的操作符(New Operators)SystemVerilog增加了一系列的新操作符，大部分借鉴于C语言。它们包括自加(++)和自减(–)，复制预算符(+=, -=, …)。通配比较运算(wild equality)符(===和!==）类似于在casex语句中，不考虑X和Z的值。新的循环声明(New loop st...
2020-02-19 21:50:23
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翻译 SystemVerilog - DataTypes
本章介绍SystemVerilog引入的新数据类型。绝大部分是可综合的，并会使代码更简洁易懂。整数和实数类型(Integer and Real Types）SystemVerilog引入了几种新的数据类型。大部分和C编程类似。主要考虑的是，如果两种语言有相同的数据类型，那么C语言建模的算法，可以更简便地转化到SystemVerilog。Verilog的变量类型是4态的：每一位代表0，1，X或...
2020-02-16 21:23:27
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