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RSS订阅原创 面向模块的综合技术之过约束（十）
摘要：本文探讨FPGA时序收敛中的过约束技术，通过人为收紧时序预算（推荐0.2-0.5ns）加速关键路径优化。官方建议使用set_clock_uncertainty而非修改时钟周期，并提供了一键脚本实现布局前过约束与布线前回滚。重点指出过约束仅适用于同步路径，禁止用于异步路径，且必须遵循0.5ns上限、布线前回滚等红线。文中还分析了过约束与保持时间修复的联动效应，并给出包含Tcl命令的快速自查清单，确保技术应用的规范性和有效性。
2025-10-26 21:29:55
725
原创 面向模块的综合技术之路径优先级（九）
面向模块设计的路径优先级技术简介 本文简要介绍了在模块化设计中通过group_path命令设置路径优先级的方法。使用-group_path -weight命令可指定时钟域路径在布局布线和优化阶段的优先级，其中-weight参数可选1或2（2为最高优先级）。该命令需配合Tcl脚本实现优先布线功能，要求-name选项后必须是通过get_clocks获取的时钟对象。该技术适用于需要优先处理特定时钟路径的设计场景，但作者表示未实际使用过，建议有需要时再深入研究相关资料。
2025-10-26 16:39:32
202
原创 面向模块的综合技术之高扇出优化（八）
FPGA高扇出优化实战指南 高扇出指单个驱动点（寄存器/端口）负载过多，导致时序恶化（如WNS负值）和布线拥塞。7系列FPGA超过10K负载、UltraScale超过25K时性能显著下降。关键优化手段包括： RTL级复制：使用(* MAX_FANOUT=50 *)约束或手动结构化复制寄存器 全局信号处理：超过25K扇出的时钟/复位信号必须走BUFG/BUFH专用网络 物理优化：通过phys_opt_design -AggressiveFanoutOpt实现布局感知的驱动复制 精准定位：使用Tcl命令repo
2025-10-26 11:08:46
585
原创 面向模块的综合技术之控制集优化（七）
FPGA控制集优化技术指南：本文介绍了Xilinx FPGA中控制集的概念及其优化方法。控制集由触发器时钟、使能、复位/置位信号决定，直接影响FPGA资源利用率。7系列FPGA每个SLICE支持8个触发器共享1个控制集，UltraScale系列支持16个触发器分两组控制。文章提供了控制集分析方法和优化"四板斧"：统一复位信号、合并使能信号、消除单个触发器孤岛、使用SEQUENTIAL_LATE_CELL属性。优化后不仅减少控制集数量，还能提升retiming效果，使寄存器在SLICE间灵
2025-10-26 10:44:52
900
原创 面向模块的综合技术之重定时优化（六）
Vivado中的Retiming技术通过寄存器移动优化时序性能，无需修改RTL代码。核心原理是平衡逻辑延迟，包括全局和局部两种类型，可通过属性精确控制。使用时需注意时序约束、调试信号和寄存器控制集等限制条件。关键建议：时序困难时开启全局retiming，局部问题用属性控制，模块级优化用BLOCK_SYNTH.RETIMING，调试阶段避免retiming关键信号。工具会因多周期路径、固定属性和控制集差异等限制自动阻断retiming操作，需相应调整设计约束。
2025-10-25 23:13:41
765
原创 输出时序分析之约束（十二）
本文介绍了时序分析中的系统同步输出延迟约束和源同步输出方法。系统同步只需关注FPGA端口到目的端口的延迟，分析时考察发起沿的下一个时钟周期内的建立/保持时间。对于系统同步双沿采样和源同步输出，文章详细说明了时钟相位关系、数据稳定窗口以及约束计算方法，强调通过合理的延迟值设置确保信号完整性。时序分析需基于具体电路特性进行精确计算，以满足系统性能要求。
2025-10-25 22:00:55
328
原创 面向模块的综合技术之综合策略优化（五）
本文讨论了面向模块的综合技术（Block-Level Synthesis），重点介绍了如何针对不同子模块采用差异化综合策略进行优化。文章指出，Xilinx推荐对module_a使用PERFORMANCE_OPTIMIZED策略，对module_b使用ALTERNATE_ROUTABILITY策略，并提供了相应的TCL命令示例。这种细粒度的QoR调优方法可以有效提升设计性能。
2025-10-25 16:17:16
220
原创 解决时序违例（四）
本文摘要： 时序违例解决方案主要从逻辑延迟、布线延迟、时钟偏斜和不确定性四个方面入手。逻辑延迟优化通过减少器件数量、使用BLOCK内部FF及控制信号低扇出实现；布线延迟需解决拥挤问题，通过分析设计复杂度报告，优化MUXF、进位链等资源布局；时钟偏斜控制要求同一时钟路径不超过300ps，跨时钟域路径不超过500ps；降低时钟不确定性可通过优化时钟配置、使用BUFGCE_DIV分频及CLOCK_DELAY_GROUP约束等方法实现。UltraScale系列芯片需特别注意时钟网络布局匹配问题。
2025-10-22 23:33:25
949
原创 时序违例分析（三）
本文介绍了FPGA时序分析中的数据路径违例问题，重点阐述了分析步骤和方法。主要内容包括：1）使用report_qor_suggestions进行自动分析并获取优化建议；2）通过report_design_analysis命令分析路径的逻辑、时序和物理特征；3）评估逻辑级数是否超标；4）分析数据路径延迟；5）检查时钟歪斜，特别指出在高速设计中应小于500ps。文章强调这些分析步骤为后续解决时序违例问题提供了基础，具体解决方法将在后续文章中介绍。
2025-10-22 22:47:27
432
原创 时序收敛（一）
时序收敛 ≠ 只要 WNS≥0，前提是约束必须“完整 + 合理”。发现违例时，第一步永远先“验约束”，再“查原因”。检查维度推荐 Tcl / 操作关键输出/解读备注1. 约束完整性报告分三列：① TimingCheck（条目）② Count（次数）③ WorstSeverity（严重度）必查条目：• no_clock2. 约束规范性UFDM 报告 TIMING/XDC 条目重点看 BadPractice3. 例外约束有效性。
2025-10-21 22:58:00
886
原创 源同步输入时序分析（十一）
摘要 本文介绍了源同步输入中心对齐的时序分析方法。重点分析了以时钟上升沿为基准，计算数据中心点左右偏移情况的约束机制。通过图示展示了边沿对齐与中心对齐的差异，并提供了直观的绿色参考框分析方法，帮助理解时序延迟计算。文章强调通过绘制移动参考框的方式来简化时序分析过程，适用于各种源同步输入场景的时序约束计算。
2025-10-18 23:02:33
183
原创 系统同步双沿采样（十）
本文介绍了系统同步双沿采样的基本原理，参考米联客教程进行说明。双沿采样通过在半个时钟周期内进行数据传递，实现相对于上升沿或下降沿的偏移传输。文中结合图示展示了D2作为D1的传输移动过程，其余分析与常规单沿采样类似。该方法利用时钟双沿特性提高数据传输效率，适用于需要更高吞吐量的应用场景。
2025-10-18 20:58:12
149
原创 源同步输出延迟时序路径（八）
摘要 本文分析了源同步输出延迟时序路径的关键问题。重点阐述了将外部设备与FPGA视为同一设备内部时序计算的方法，强调了源同步时钟相位差偏斜的影响。文章详细解释了input_delay和output_delay参数设置的重要性，以及如何通过这些参数计算建立时间和保持时间裕量。特别指出时序分析中相对延迟的计算方法，包括数据路径与时钟偏差的关系。最后通过图示展示了源同步输出路径的建立时间和保持时间分析过程，为正确评估时序违例风险提供了理论依据。全文150字。
2025-10-17 22:29:25
322
原创 系统同步输出延迟分析（七）
摘要： 系统同步接口是FPGA与外部设备共享同源时钟的通信方式，但由于时钟与数据路径差异会产生时钟偏移。本文分析了系统同步的时序约束方法，重点阐述了input_delay/output_delay参数对建立/保持时间裕量的影响，并推导了相关计算公式。随着频率提升，系统同步面临时钟偏移导致时序违例的问题，在高速场景下逐渐被源同步接口取代。文章最后给出了设计建议：低速接口可继续使用系统同步但需严格布线匹配，高速接口推荐采用源同步方案，并配合时序分析工具优化设计。
2025-10-17 08:03:19
943
原创 源同步接口输入延迟（六）
FPGA源同步接口设计要点摘要 本文介绍了FPGA源同步接口的关键设计概念和方法。源同步接口采用发送端随路时钟直接采样数据的方式，核心是将"时钟+数据"视为差分线处理，通过等长布线保证时序。文章明确了launch/latch edge、Tc/Tdata延迟、Tsetup/Thold等术语定义，并强调input delay约束用于告知工具外部已消耗的时间预算。设计步骤包括建立时间和保持时间分析，其中建立时间裕量为数据到达时间减去建立要求时间，保持时间裕量为保持要求时间减去数据到达时间，两者
2025-10-16 23:55:13
729
原创 系统同步接口输入延迟（五）
本文对FPGA系统同步接口的时序约束进行了分析。系统同步接口虽然共用同一时钟源，但由于PCB走线长度差异会产生板级skew，在高速场景下逐渐被淘汰，但在成本敏感领域仍有应用。文章重点拆解了建立时间裕量和保持时间裕量的计算公式，指出建立时间计算需考虑下一时钟周期，而保持时间则为同一周期内计算。通过详细公式推导，为后续FPGA的I/O延迟约束提供了理论基础，并强调这种分析方法可推广至其他同步接口的时序约束。
2025-10-16 00:28:57
325
原创 时钟特性约束（四）
摘要： 时钟特性约束是同步数字电路设计的关键，时钟信号作为时间基准，其任何畸变都会影响整个芯片。先进工艺、高频和低电压使时钟约束成为刚需。主要概念包括Jitter（随机漂移）、Skew（系统偏差）、Latency（绝对延时）和Uncertainty（裕量）。通过set_clock_uncertainty和set_clock_latency等命令可优化设计。进阶细节包括OCV模型、CRPR优化及DFT模式裕量。ASIC/SoC和FPGA在时钟源和时钟树处理上存在差异。时钟约束的本质是将物理不完美提前转化为工具
2025-10-15 23:24:07
530
原创 时钟周期约束（三）
时钟周期约束要点摘要 主时钟：定义FPGA首级时钟源（引脚/GT输出），需约束周期/占空比，差分时钟仅约束P端。 生成时钟：MMCM/PLL自动推导；用户逻辑分频需用-source指向主时钟源，随路时钟需匹配延迟路径。 多时钟模式：同一端口多时钟需加-add，互斥时钟用-physically_exclusive声明。 时钟特性：设置输入抖动、不确定性参数以优化时序，跨时钟域可单独加压。 验证脚本：通过report_clocks等命令检查时钟网络、属性及交互关系，确保约束完整性。 （摘要字数：149字）
2025-10-11 00:05:53
960
原创 Vivado 时序约束的完整作战地图（二）
Vivado时序约束完整指南 四种时序路径： 输入→内部：关注数据到达时间（set_input_delay） 内部→内部：关键时钟周期约束（create_clock） 内部→输出：控制数据输出时间（set_output_delay） 输入→输出：组合逻辑延迟约束（set_max_delay） 四步约束方法： 片内时钟周期约束 输入/输出延迟约束 跨时钟域约束 多周期/伪路径约束 注意事项： 使用时序约束向导创建约束 通过check_timing等命令验证约束 理解时钟路径的起点终点特性（C->D路径）
2025-10-10 23:34:47
427
原创 管理约束 · 开篇概述（一）
文章摘要（150字）： "管理约束"在FPGA设计中如同"宪法"，决定速度、稳定性、引脚分配等关键要素。XDC文件体系通过生命周期属性（如USED_IN、PROCESSING_ORDER）精准控制约束生效时机和优先级。多策略并行功能（如创建Constraint Set）支持快速切换不同场景配置（如DDR4-2400/3200），通过对比实现结果优化。核心原则是将约束视为源代码管理——分文件、分阶段、分策略，确保版本可控、结果可复现。正确的约束设计能显著减少迭代次数，提
2025-10-10 22:57:27
433
原创 XGMII（10 Gigabit Media Independent Interface）技术参考
XGMII 是 10 GbE MAC 与 PHY 之间的并行介质独立接口，单时钟域，全双工固定 10 Gb/s。时钟频率：156.25 MHz（DDR 双边沿采样时 312.5 MT/s） （实际是用户使用时钟要根据手册来，K7和U系列使用时钟会不一样，另外，64位宽需要使用coreclk，而不是使用txuserclk2）数据宽度：32 bit × 2（TXD/RXD） (也可以为64bit的txd)控制宽度：4 bit × 2（TXC/RXC）
2025-10-07 16:58:38
454
原创 以太网接口（一）
本文系统梳理了以太网接口技术，重点对比了不同接口标准的特性。涵盖MII/RMII等基础接口（10/100M速率）和XGMII/XAUI等万兆接口，详细分析了引脚数量、电平标准（CMOS/HSTL/CML）、传输方式等关键参数。特别介绍了现代FPGA通过集成GT收发器实现高速以太网的方案，包括与SFP模块的连接方式。最后总结了协议层次结构（MAC/PCS/PMA）和各接口适用场景，通过对比表格清晰呈现技术演进路径。全文兼顾理论知识与工程实践，为接口选型提供参考。
2025-10-06 22:56:44
749
原创 高速接口基础
高速接口基础 本文介绍了高速接口的核心技术，重点讲解了CDR(时钟数据恢复)和SerDes(串行解串器)的工作原理。CDR通过4B/5B编码恢复时钟，类似PLL调整相位使时钟上升沿处于数据中点。SerDes实现8bit转1bit串行传输，FPGA使用专用硬核应对高速需求。文章还解释了8B/10B编码的作用（均匀分布0/1以利时钟恢复）、K码/D码结构，以及CML电平标准。最后指出发送通道与上层协议无关，不同物理介质均可传输相同协议数据。
2025-09-07 11:13:10
401
原创 MCP与Function Calling
MCPSERVER 代码如下：和在进阶篇讲的运行MCPSERVER,并和cline进行交互一致。FUCTION CALLING具体要点：就是是否具有解析和使用的能力。
2025-08-05 23:47:45
1110
原创 MCP终极指南-番外篇
本文介绍了Cline与AI模型的交互协议分析，通过本地服务器抓包揭示了其通信机制。主要内容包括：1) 搭建本地服务器作为中间人记录Cline与模型的JSON交互；2) 解析实际交互中JSON外层封装与XML内容结构的关系，实现工具调用等复杂功能；3) 对比ReAct思想与XML实现方式的异同，展示不同格式下的交互流程。文章通过具体日志分析，展示了Cline如何结合JSON的兼容性和XML的结构化优势，以及如何通过流式传输(SSE)实现高效交互，为开发者理解Agent实现原理提供了实践参考。
2025-08-05 01:37:42
683
原创 MCP终极指南（进阶篇）知识点框架与内容
摘要 MCP终极指南进阶篇主要讲解三个核心内容：1)使用Python开发MCP服务器，包括环境配置、依赖安装和代码实现；2)分析MCP服务器的输入输出交互机制；3)探讨MCP协议在大模型应用中的作用。教程以天气查询服务为例，详细演示了如何通过@mcp.tool()装饰器定义工具函数、处理API请求和格式化响应数据，并介绍了使用stdio传输方式运行服务器的方法。文章还提及了截图功能扩展和服务器注册流程，为开发者提供了完整的MCP服务开发实践指南。
2025-08-03 16:08:59
748
原创 MCP终极指南 - 从原理到实战（基础篇）
《MCP终极指南》基础篇介绍了Model Context Protocol（MCP）的核心概念与应用方法。MCP是一种让大模型调用外部工具（如浏览器、Unity等）的协议，弥补了大模型仅能对话且无记忆的局限。指南详细讲解了MCP Host的安装流程（基于VS Code插件）、API Key配置（支持Claude3.5/DeepSeek等模型），并通过天气查询案例演示了MCP Server的运作原理——Server是符合协议的程序（本地/云端均可运行），内置Tool（功能模块）处理特定任务。配置支持自动/手动
2025-08-02 15:34:28
1031
原创 状态机群的设计
本文介绍了五种状态机群的设计方法：并联式、串联式、串行式、嵌套式和总分式。并联式适用于独立任务，串联式处理有数据传递的任务，串行式处理有先后顺序的任务，嵌套式处理复杂但无确定顺序的任务，总分式则可同时触发多个子任务。设计时应遵循模块化原则，先从高层次划分问题，再逐步细化。状态机群设计应在项目早期进行，通过灵活组合这些基本结构来解决复杂时序逻辑问题。（150字）
2025-07-05 15:05:10
777
原创 状态机的设计
摘要：状态机的设计涉及真正状态（由状态寄存器决定）和抽象状态（设计者关注的）。FPGA设计者利用抽象状态和中间变量（如计数器）来简化状态机设计，并通过抽象原则（流程、功能、复杂度）优化状态划分。状态机包括初始态、结束态、中继态、分支态等基本状态，其中多余态用于处理不可达态。状态化简的关键是识别并剔除等价状态以减少冗余，从而提升性能和可维护性。编译器辅助处理复杂状态细节，但设计者仍需关注状态抽象和优化。
2025-07-05 15:00:53
1132
原创 FPGA设计与外界接口
本文系统介绍了FPGA与外界接口的设计要点。首先强调FPGA必须具备外界交互接口才有实用价值，随后从三个维度分类解析：按信号方向分为输入、输出和双向接口，重点分析了双向接口的主从模式和对等模式实现机制；按电气特性对比了单端接口与差分接口的应用场景及HDL实现代码；按功能特性区分了时钟、控制和数据接口的波形特点。全文通过具体电路图和代码示例，为FPGA接口设计提供了全面的技术指导，涵盖有线/无线传输等关键概念。
2025-07-05 14:40:36
1189
原创 有限状态机（Finite State Machine）
有限状态机（FSM）是一种状态节点和输入输出范围有限的系统。其六要素包括状态集合、初态、终态（FPGA中通常无终态）、输入符号集（非必需）、输出符号集和状态转移函数。工作四要素为现态、输入、输出和次态。FPGA中的状态机分为三种模型：Moore型（输出仅由现态决定）、Mealy型（输出由现态和输入共同决定）和Mix型（结合前两者）。Moore型和Mealy型又各自细分为三种类型，分别解决输出延迟等问题。Mix型状态机则灵活组合两种模型，适用于复杂场景。状态机广泛应用于数字系统设计，需根据具体需求选择合适的模
2025-07-05 14:36:49
1084
原创 FPGA设计中的数据存储
FPGA设计中的数据存储优化与应用 摘要：本文探讨了FPGA设计中数据存储的关键技术与优化方法。首先分析了FPGA内部三种主要存储载体（触发器、查找表、块存储）的特点及应用场景。针对高速设计中的性能瓶颈，重点介绍了FIFO的"冗余法"优化技巧，通过在数据包尾部添加冗余数据，有效解决了高速连续读取不定长数据包时的"数据消失性"问题。该方法在不降低系统吞吐量的前提下，确保了数据完整性和时序稳定性，为FPGA存储系统的高效设计提供了实用解决方案。文章还对比了RAM、ROM等
2025-07-05 14:28:32
1136
原创 FPGA设计中的复位方式
FPGA复位设计：同步与异步复位的选择与应用 摘要：FPGA设计中复位方式分为同步复位和异步复位。同步复位在时钟边沿生效，具有仿真友好、可靠性高、时序约束简单等优点，但需保证复位信号持续时长并消耗更多资源。异步复位独立于时钟，节省资源但存在亚稳态风险和易受干扰问题。针对不同信号类型（同步/异步），应采用相应复位策略。复位高扇出问题可通过寄存器复制和全局时钟树优化解决。设计复位体系时，推荐采用"两级复位体系"结合全局异步复位和局部同步复位。需注意不同FPGA厂商对复位方式的偏好差异（如Xi
2025-07-05 14:22:37
1275
原创 时序逻辑电路中的时钟控制
摘要 时序逻辑电路中，PLL和DCM模块是关键的时钟控制单元。PLL提供灵活的时钟输入(CLKIN)和输出(CLKOUT)控制，支持多路输出和动态配置，但需满足严格的频率、占空比等要求。DCM功能较简单，仅支持单路输入。两者均可实现倍频、分频和时钟移相，但PLL在灵活性上更优，尤其适合多路输出场景。通过级联PLL/DCM可扩展频率合成范围，解决大范围频率合成需求。此外，PLL独有的低通滤波器结构使其具备时钟去抖能力，而DCM则无此功能。复位和配置端口增强了PLL的可靠性和适应性。这些模块为FPGA设计提供了
2025-07-05 14:18:37
1170
原创 FIFO 的使用模式
FIFO使用模式可分为五类：散模式（无规律读写，适用于无实时性要求的场景）；帧模式（按固定格式读写，突出计数信号作用）；拉模式（写入强读取阻塞，适用于读有特定要求的场景）；推模式（读出强写入阻塞，适用于写有特定要求的场景）；透明模式（无阻塞操作，适用于双方实时性要求强的场景）。此外，异步RAM法比异步FIFO更灵活但实现复杂，适合特定网络传输场景；格雷码法要求传递递增/递减数据以确保跨时钟域安全。不同模式适用场景各异，需根据具体需求选择。
2025-07-05 13:38:31
1382
原创 时钟信号的分类
文章摘要 本文系统介绍了FPGA设计中时钟信号的分类、时钟树资源选择及使用方法。主要内容包括：外部时钟的必要性及波形特性；内部时钟中再生时钟（DCM/PLL生成）与门控时钟（组合逻辑生成）的差异；时钟树资源（全局、区域、IO时钟树）的选择原则及"上树"标准；通过专用管脚或原语代码实现时钟上树的具体方法；跨时钟域问题的两级采样解决方案。文章强调全局时钟树的优先使用原则，并指出对时钟信号进行逻辑操作会使其"被拉下树"，需重新分配时钟树资源。为FPGA时钟设计提供了全面的技
2025-07-05 11:58:06
1173
原创 FPGA设计中的不稳定态分析与消除方法
8位寄存器从"01111111"变为"00000011"时，中间会出现短暂的不稳定态（图5-18）。任何组合逻辑输入/输出间存在最大延迟路径，只需在输出端。，并合理使用时序采样法消除险象，可最大限度降低不稳定态的影响。：状态转换时产生非预期的中间电平（毛刺），成为数字电路的。指的是寄存器输出在状态转换过程中出现的非预期中间状态。：确保时钟有效沿时，寄存器输入/输出数据。：多路径延迟差异导致输出短暂错误。：异步逻辑中，不稳定态可能导致。：相邻数值仅1 bit变化，：在FPGA设计中，优先采用。
2025-07-02 23:28:05
609
原创 FPGA设计的上板调试
本文系统介绍了时钟信号在FPGA设计中的应用要点。从时钟信号的基础特性（周期性、同步性、稳定性）和关键指标（抖动、偏移、温漂）出发，详细解析了FPGA中外部/内部时钟的生成方式与设计规范，强调内部时钟必须通过BUFG上时钟树。重点对比了三种时钟树资源（全局/区域/IO）的适用场景和选择策略，并给出典型问题的解决方案，包括时钟切换保护和门控时钟优化。最后提出设计原则：优先使用全局时钟、避免组合逻辑生成时钟，并指出高精度（±5ppm）、光时钟网络等发展趋势。所有时钟设计必须配合SDC时序约束分析。
2025-06-28 21:18:28
989
pg007-srio-gen2 pg007-srio-gen2，srio手册，仅供学习使用仅供学习使用仅供学习使用
2025-10-05
pg210 10G/25G High Speed Ethernet Subsystem v4.1 中文版和引文版PDF
2025-05-08
tortoisesvn SVN
2025-04-28
资源简介本仓库提供了一个重要的资源文件下载，该文件是关于Xilinx原语的最新版介绍文档，文件名为“xilinx原语相关介绍最新版(ug974)” 这份文档详细介绍了Xilinx平台中的关键原语，特
2025-04-21
数据转axi lite接口： 读/写数据FIFO缓存 仲裁：写优先 AXI LITE 总线输出 以下是axi-lite主机的代码： 主要思路： 先理清楚下面5个通道，一个一个来看，端口再多理顺了就好了
2025-02-18
米联客2020版FPGA课程：MIG DDR3控制器设计与实践
2024-11-17
FPGA设计中基于Verilog的RTL级仿真详解及其重要性
2024-11-17
FPGA笔试与面试技术要点详解
2024-11-17
lte_20m和5g_nr_100m的ecpri速率计算
2023-11-22
vivado如何实现硬核仿真
2023-07-11
FPGA前仿真如何实现自动化
2023-06-29
有几个关于fpga的基础问题黑盒仿真，建立保持时间，和仿真覆盖理论。
2023-01-28
Ubuntu和 centos编译区别
2023-01-09
ftps用证书验证登录而不是用密码
2022-12-06
有没有ftps服务器可以使用公钥登录的？
2022-11-29
找一个可以使用ftpes连接的服务端
2022-11-07
搭建了私有的Ca服务器，然后去申请数字证书，这个数字证书可以用于不同的服务器吗
2022-11-01
vsftpd服务器和curl之前怎么实现建立双向认证的tls连接
2022-10-27
vsftpd.conf中设置ssl_enable=YES后 重启vsftpd就失败
2022-10-26
从github下载的ftps开源马可以直接在linux下编译吗
2022-09-23
ftps传输文件证书和密码问题
2022-09-20
使用libcurl设置进行ftps协议传输文件
2022-09-20
C++回调函数，参数获取和保存
2022-07-19
DHCP客户端获取IP
2022-07-05
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