FPGA
隋边边
这个作者很懒,什么都没留下…
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Xilinx SDK如何将Console的内容复制出来?
整理自:https://www.amobbs.com/thread-5738341-1-1.html上图界面处,无法ctrl+C,也无法右键。有两种方法将内容复制出来:按住ctrl+shift+c就可以复制啦!debug configuration - common - standard input and output - output file第一种方法亲测可用,第二种没试过。...原创 2021-07-05 17:40:58 · 830 阅读 · 0 评论 -
ZYNQ7020确定EMIO的引脚编号的方法
有一段时间没有使用ZYNQ7020了,突然捡起来用一下,发现我找不到EMIO的引脚号应该是多少了!在此简单记录下。从UG585中可以看到,7020的GPIO分为了4组,其中BANK0和BANK1是MIO,共有54个,编号为0 ~ 53;BANK2和BANK3是EMIO,共有64个,编号为54 ~ 117。当我们在vivado中配置EMIO的时候,也并没有指定其编号,只是指定了需要的EMIO的数目。当在SDK中编程使用时,EMIO的编号永远就是从54开始数。如果上面指定的位宽是2,则编号是54, 5原创 2021-06-01 17:04:57 · 3936 阅读 · 4 评论 -
使用JTAG是如何烧写SPI/BPI Flash的?
这天突然琢磨了下这个问题,就搜索了一下答案,转载如下:Xilinx的JTAG电缆可以通过FPGA“直接”烧写SPI/BPI。很多对xilinx开发环境不熟悉的用户,如果第一次接触这种烧写模式可能会有疑惑,FPGA是如何做到JTAG和Flash之间的桥接的,难道FPGA内部有专用的电路去实现这一功能吗?其实不是的。FPGA内部并没有设计(预留)专用的电路去实现JTAG到Flash的转换,在我们通过JTAG烧写Flash时,电脑其实是先要预下载一个bit文件到FPGA的,就是这个临时bit文件起到了一个桥接转载 2021-05-26 19:19:03 · 5899 阅读 · 0 评论 -
VHDL缩位与/缩位或运算
缩位运算符,即"reduction operator"。对于VHDL来说,很少有人知道其缩位运算符是什么。首先缩位运算的意思是把一个vector合并成一位,例如缩位与运算符:对于一个std_logic_vector名为example的变量,完成examlle[0] and example[1] and ... and example[22]这样的运算的运算符。对于VHDL-2008,直接用a...原创 2019-03-04 14:18:39 · 7203 阅读 · 0 评论 -
Altera FPGA——使用NIOS控制Serial Flash 第二部分
这一部分将介绍如何通过NIOS及相应的IP来操作Flash,我所使用的软件版本为:Quartus Prime 18.0 Standard Edition。1. NIOS II中控制Serial Flash的不同IP核。这几个IP的功能的区别到现在还是比较迷,从介绍上来看相差不多。但是根据最新的文档,Intel推荐使用Generic Serial Flash Controller Intel ...原创 2019-02-22 14:56:31 · 2371 阅读 · 0 评论 -
FPGA中的小数计算(定点小数) 与 verilog/VHDL有符号数计算
这篇blog有两个关键点,如题,一是关于FPGA或者说HDL是如何执行定点小数运算的;二是verilog和VHDL有符号数运算的解释和对比。1. 小数计算(定点小数)1.1 用二进制表示小数由于FPGA中存在的都是二进制数,所以首先明确一个知识点:如何用二进制表示小数? 如上图,一个带小数点的8位二进制所表示的数的大小就是:1*4+1*2+1*1+1*0.5+1*0.25+1*0...原创 2018-09-13 16:29:07 · 23051 阅读 · 2 评论 -
RTL行为级仿真(功能仿真)、综合后门级功能仿真(前仿真)和时序仿真(后仿真)的区别
数字电路设计中一般有源代码输入、综合、布局布线等三个比较大的阶段,而电路仿真的切入点也基本与这些阶段相吻合,根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计,同样适合IC设计。一、RTL行为级仿真在大部分设计中执行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的...转载 2018-08-13 17:18:58 · 18207 阅读 · 2 评论 -
Xilinx 在文档中所用的 LC(logic cells) 与 LUT之间的换算关系
在Xilinx的选型手册中,描述其硬件资源的时候,经常会看到 LE(Logic cells)的概念,如下图所示: 但是在各种数据手册中,我并没有找到关于Logic cells的定义,最后在下面这个网址中找到了比较靠谱的回答。https://forums.xilinx.com/t5/Virtex-Family-FPGAs/logic-cell-vs-CLB/td-p/743699引用如...原创 2018-07-25 15:14:02 · 12945 阅读 · 0 评论 -
Failed to find SDF file “x'x'x_vhd.sdo”
引用自 https://alteraforum.com/forum/showthread.php?t=55091Question:I wanted to run timing simulation for a multiplier i designed. However after successful functional simulation, the tool is giving a...转载 2018-07-12 16:44:59 · 2616 阅读 · 0 评论 -
VHDL中数据类型转换与移位(STD_LOGIC_ARITH与NUMERIC_STD)
目前写VHDL程序时,大部分人已经熟悉的库调用如下所示:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; --或者 use ieee.std_logic_signed.all;这几个库文件的源码可以在IEEE库文件链接中查看,首先阐述一下原创 2018-01-03 09:30:53 · 16305 阅读 · 0 评论 -
VHDL与Verilog HDL的运算符区别
不断完善。 1、VHDL是没有&&、||、!这几个逻辑运算符,而Verilog HDL是有的。 2、VHDL是采用 and、or、not、nor、xor进行位运算的,而Verilog HDL则是与C/C++相同采用: &、|、~、^、^~。 3、VHDL的关系运算中等于和不等于分别是: = ,/= ,而Verilog中是 ==,!=。 4、VHDL的连接运算符是&,用来连接不同的位/矢量,原创 2016-03-14 22:01:17 · 8270 阅读 · 0 评论 -
SignalTap II使用关键参数设置
1、setup中的trigger conditions的意思是:比如说一个信号被设置成下降沿出发,则只有在这个信号的下降沿开始,SignalTap II才开始工作采集数据。 在图片中的Basic AND指的是:只有下面的所有触发条件都成立,SignalTap II才开始工作。2、除了上述的基本触发方式以外,SignalTap II还提供一些更复杂的触发方式满足用户需要。 2.1 多级原创 2016-03-13 16:14:18 · 4528 阅读 · 0 评论