Verilog语言入门指南：从零开始玩转硬件描述语言（附代码实例）-CSDN博客

本文链接：https://blog.csdn.net/StackOverthink/article/details/147718187

一、什么是Verilog？（打开硬件世界的大门）

各位电子爱好者注意啦！！！Verilog可不是普通的编程语言（敲黑板），它是专门用来描述电子系统的硬件描述语言（HDL）。简单来说，就是可以用代码的方式设计数字电路，比如CPU、内存控制器这些高大上的硬件（是不是瞬间觉得逼格满满？）

二、开发环境搭建（5分钟快速上车）

1. 编辑器推荐

VS Code + Verilog插件（免费又大碗）
Notepad++（老牌经典）
Sublime Text（颜值党首选）

2. 仿真工具

推荐Icarus Verilog（开源神器）安装方法：

# Linux用户
sudo apt-get install iverilog

# Windows用户
去官网下载安装包（记得勾选添加环境变量）

3. 波形查看器

GTKWave（免费且好用），搭配Icarus Verilog效果更佳！

三、Verilog基础语法速成（重点来了！）

1. 模块结构（硬件的基本单元）

module MyModule(
    input clk,        // 时钟信号
    input rst,        // 复位信号
    output reg [7:0] data // 8位数据输出
);
// 这里写你的逻辑代码
endmodule

2. 数据类型（和其他语言很不一样！）

wire：连线（就像物理导线）
reg：寄存器（能保存数据）
parameter：常量（类似#define）

3. 运算符（有些骚操作要注意）

运算符	说明	特别注意
&	按位与	和&&逻辑与区分开！
		按位或
^	异或	硬件实现超快
{}	拼接运算符	{4{1’b1}} = 4’b1111

四、第一个实战项目：流水灯（手把手教学）

1. 代码实现

module LED_Flow(
    input clk,
    input rst,
    output reg [3:0] leds
);

reg [23:0] counter; // 24位计数器

always @(posedge clk or posedge rst) begin
    if(rst) begin
        counter <= 0;
        leds <= 4'b0001;
    end
    else begin
        if(counter == 24'd10_000_000) begin // 约0.5秒变化一次
            leds <= {leds[2:0], leds[3]}; // 循环左移
            counter <= 0;
        end
        else begin
            counter <= counter + 1;
        end
    end
end

endmodule

2. 仿真测试（重要！重要！重要！）

`timescale 1ns/1ns

module Testbench;
    reg clk = 0;
    reg rst = 0;
    wire [3:0] leds;

    // 实例化被测模块
    LED_Flow dut(.clk(clk), .rst(rst), .leds(leds));

    // 生成时钟信号
    always #5 clk = ~clk;

    initial begin
        // 复位操作
        rst = 1;
        #20 rst = 0;
        
        // 运行500ms仿真
        #500_000_000 $finish;
    end
endmodule

五、常见坑点指南（血泪经验总结）

1. 阻塞赋值 vs 非阻塞赋值

用 = （阻塞赋值）写组合逻辑
用 <= （非阻塞赋值）写时序逻辑
混用会导致难以调试的bug！（亲身踩过雷）

2. 信号初始化问题

硬件上电时的状态不可预测！一定要：

加复位电路
明确初始化值
仿真时测试复位功能

3. 组合逻辑环路

比如：

assign a = b;
assign b = a;

这种代码会导致仿真卡死，实际烧录可能损坏芯片！

六、进阶学习路线（打怪升级指南）

数字电路基础补习（卡诺图、状态机这些）
FPGA开发板实操（比如Xilinx的Basys3）
学习时序分析（建立时间/保持时间）
研究总线协议（AXI、APB这些）
参与开源项目（比如RISC-V实现）

七、调试技巧大公开（工程师的求生技能）

1. 波形调试三要素：

检查时钟边沿
跟踪关键信号
对比预期与实际

2. 使用$display打印调试信息

always @(posedge clk) begin
    $display("当前时间：%t, 计数器值：%d", $time, counter);
end

3. 代码分模块验证（重要！）

先单独验证每个子模块，再集成测试。就像搭积木，每块都要稳！

结语（来自老司机的忠告）

Verilog学习就像学一门新外语，开始可能会觉得：

这语法怎么这么反人类？！
仿真和实际怎么不一样？！
我的代码明明逻辑对为什么不行？！

但坚持下来你会发现，当第一次在开发板上看到自己写的流水灯亮起时（特别是熬了几个通宵之后），那种成就感简直爽到飞起！记住，硬件编程的乐趣就在于：你的代码真的会变成物理电路在运行（是不是有种造物主的感觉？）