uboot---系统时钟和定时器

时钟控制逻辑的PLL提高系统时钟

 

输入：可以是内部电路产生的是时钟源，也可以是外部提供的时钟源

输出：FCLK for CPU Core; HCLK for AHB Devices; PCLK for APB Devices

 

不同电压下获得的最高主频不同

 

PLL 有两个，MPLL用于设置FCLK, HCLK, PCLK; UPLL专门用于设置USB设备

 

上电时， PLL没有启动， FCLK等于外部输入时钟（Fin）

 

几个重要相关寄存器：

LockTime:用于设置 lock time 的长度

MPLLCON：用于设置FCLK与Fin的倍数关系。对于S3C2440[19:12]的值为MDIV, [9:4]PDIV, [1:0]SDIV,计算公式如下：

MPLL(FCLK) = (2 * m * Fin)/ (p * 2^s), 其中 m = MDIV + 8, p = PDIV + 2, s =SDIV

CLKDIVN:用于设置FCLK HCLK PCLK 之间的比例（S3C2440特有的）