- 博客(1)
- 收藏
- 关注
原创 32位alu(基于modelsim Verilog语言)
module alu(A,B,ALUOp,C);input [31:0] A; //The first value to participate in the ALU calculationinput [31:0] B; //The second value to participate in the ALU calculationinput [2:0] ALUOp; //ALU function selection signaloutput reg [31:0] C; //Calcul.
2022-04-04 11:24:01 1534
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人